CPFSK調(diào)制解調(diào)器設計與實現(xiàn).pdf

1、本文主要設計實現(xiàn)了CPFSK調(diào)制解調(diào)通信系統(tǒng)，系統(tǒng)中包含m序列加密解密電路、RS編譯碼電路、交織與解交織電路、卷積編譯碼電路以及CPFSK調(diào)制解調(diào)電路。
　　文中首先設計了系統(tǒng)的總體框圖，然后對系統(tǒng)中的各個電路的設計與實現(xiàn)作了深入的研究。在系統(tǒng)的加密部分中，本文基于m序列設計32級m序列加密解密電路，并在FPGA的硬件基礎上，采用Verilog語言實現(xiàn)了32級m序列加密解密電路;在系統(tǒng)的糾錯碼中，采用了RS(255，239)碼與(

2、2，1，7)卷積碼級聯(lián)的方式，并在兩編碼器的級聯(lián)中間插入了交織器，以提高糾錯系統(tǒng)的糾錯性能;對于RS(255，239)碼的編碼電路，本文對其傳統(tǒng)的編碼算法進行了改進，并在FPGA的硬件基礎上，采用Verilog語言實現(xiàn)了RS(255，239)編碼電路，并基于Altera的IP核實現(xiàn)了RS(255，239)碼的譯碼電路;在研究RS編譯碼電路中，還研究了電路工作過程中遇到的碼率匹配問題和串并轉(zhuǎn)換問題，并提出了該問題的解決方案，在FPGA的硬

3、件基礎上，采用Verilog語言設計實現(xiàn)了碼率匹配電路和串并轉(zhuǎn)換電路;交織器本文采用卷積交織的方法來實現(xiàn)，并在FPGA的硬件基礎上，采用Verilog語言實現(xiàn)了交織與解交織電路;對于(2，1，7)卷積碼的編碼電路，本文在FPGA的硬件基礎上，采用Verilog語言實現(xiàn)了(2，1，7)卷積編碼電路，而(2，1，7)卷積碼的譯碼電路，本文采用Viterbi譯碼算法來實現(xiàn)，并基于Altera的IP核實現(xiàn)了Viterbi譯碼電路;最后，CPFS