支持容錯的硬件密碼算法的研究.pdf

1、嵌入式加密芯片作為加密算法實現(xiàn)的重要載體之一，在信息安全領(lǐng)域所面臨的挑戰(zhàn)不僅來自理論上的攻擊，還存在針對其物理實現(xiàn)的攻擊。即使數(shù)據(jù)加密，仍不能保證傳輸過程中的正確性和可靠性。如何在攻擊者惡意注入錯誤攻擊之后能夠自身檢測和修復(fù)是當前信息安全領(lǐng)域的研究熱點。
　　本文重點研究高級加密標準(AES)算法，在對AES的容錯技術(shù)進行分析之后，發(fā)現(xiàn)具備容錯功能的AES算法的硬件實現(xiàn)存在占用面積大、糾錯率低、應(yīng)用不靈活等問題。因此，本文提出了兩

2、種改進方法：
　　首先，提出了一種 GF(24)域上針對AES加密的錯誤檢測方案。該方案實現(xiàn)簡單，應(yīng)用靈活，優(yōu)化了在 AES實現(xiàn)中資源占用最多的S-盒模塊在 GF(24)域上的錯誤檢測實現(xiàn)，有效減少了S-盒所需的硬件面積。另外，本文對新的S-盒和AES的錯誤檢測的結(jié)構(gòu)設(shè)計進行了詳細描述。
　　其次，結(jié)合 AES的工作模式，提出一種基于里德所羅門(RS)編碼的AES容錯方案。該方案采用了一種應(yīng)用廣泛的糾錯碼技術(shù)—RS編碼，對經(jīng)

3、過 AES加密的數(shù)據(jù)信息進行信道編碼，有效的保證了數(shù)據(jù)在信道傳輸中的正確性和可靠性，具有較強的糾錯能力和抗干擾能力。另外，本文對選取的AES工作模式和RS編碼模塊設(shè)計進行詳細描述。
　　最后，本文在 FPGA平臺上實現(xiàn)了上述所提出的兩種方案，并進行了仿真和驗證。通過實驗結(jié)果表明：GF(24)域上基于AES的錯誤檢測方案具有面積小、成本低的優(yōu)點，基于RS碼的AES容錯方案在只增加少量硬件資源的情況下，具有高糾錯率、高可靠性、高安全性