低噪聲集成石英晶體振蕩器設計.pdf

1、石英晶體振蕩器是一種非常重要的頻率源。由于石英晶體具有很高的品質(zhì)因數(shù)和很小的接入系數(shù)，采用石英晶體設計的振蕩器具有穩(wěn)定度高、老化特性好等優(yōu)點，被廣泛應用于通信、雷達、導航等領域中。 目前，國內(nèi)的石英晶體振蕩器主要采用分立元件組成三點式振蕩電路。但隨著科技的不斷發(fā)展，工藝技術的不斷成熟，通信和數(shù)字系統(tǒng)等領域中迫切需要可用集成工藝實現(xiàn)、高性能、低噪聲的振蕩器。因此設計一種低噪聲集成石英晶體振蕩器來替代常用的LC振蕩器和集成壓控振蕩器

2、顯得尤為重要。 首先，介紹了目前石英晶體振蕩器的發(fā)展現(xiàn)狀及本設計的意義。然后，討論了核心元件石英晶體諧振器的物理性質(zhì)和工作原理，研究常用的三點式振蕩電路結(jié)構，交叉耦合振蕩電路結(jié)構并比較各種結(jié)構的優(yōu)缺點。接下來，對現(xiàn)有的相位噪聲理論以及噪聲模型進行了深入的研究，從放大器的噪聲和諧振電路的噪聲入手，進行公式推導和理論分析，并詳細討論了最常用的Leeson噪聲模型，指導后續(xù)的低噪聲振蕩器設計。 根據(jù)CMOS交叉耦合振蕩器結(jié)構的

3、功能需要，將振蕩器電路劃分為：偏置產(chǎn)生電路、主振電路和輸出緩沖電路。參考已有的各種基準源結(jié)構，設計了能夠在較寬的電壓范圍和溫度變化范圍內(nèi)產(chǎn)生穩(wěn)定電流，電壓的帶隙基準電路模塊。針對集成電路工藝的特點，結(jié)合本文采用交叉耦合振蕩器結(jié)構，改進相位噪聲模型，完成本振蕩器結(jié)構的低噪聲設計。在主振電路的輸出端加入折疊式共源共柵結(jié)構的緩沖電路，以隔離負載電路對頻率穩(wěn)定度的影響。整個電路的設計首先是進行理論分析，初步計算確定電路參數(shù)，再通過計算機電路仿真

4、軟件Cadence中的Spectre工具，對整個振蕩電路進行仿真和驗證，進一步優(yōu)化各元件的電路參數(shù)。本設計采用的是臺灣積體電路有限公司(TSMC)的TSMC0.18μm Mixed Signal工藝庫進行仿真，使用Cadence中的版圖工具Virtuoso完成各個模塊的版圖設計，通過DRC(Design Rule Check)，LVS(Layout Verse Schematics)驗證。 仿真結(jié)果顯示：采用標稱頻率為20MHz