基于FPGA技術(shù)的嵌入式雙協(xié)議棧的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、隨著嵌入式系統(tǒng)與網(wǎng)絡(luò)的日益結(jié)合，具備網(wǎng)絡(luò)通信能力的嵌入式設(shè)備已成為必不可少的需求。IPv4地址空間的嚴(yán)重不足，已不能滿足數(shù)目龐大的嵌入式設(shè)備，能夠支持下一代因特網(wǎng)的嵌入式設(shè)備已成為嵌入式領(lǐng)域重要的趨勢之一。雖然IPv6必然會取代IPv4，但是IPv4互聯(lián)網(wǎng)已具有相當(dāng)規(guī)模和廣泛的應(yīng)用程序，因此從IPv4到IPv6仍需要一段過渡時(shí)期。而在這一段過渡時(shí)期，需要解決IPv4與IPv6網(wǎng)絡(luò)互聯(lián)的問題?；ヂ?lián)網(wǎng)工程任務(wù)組提出了三大類解決方法:隧道技術(shù)

2、、雙協(xié)議棧技術(shù)、網(wǎng)絡(luò)地址轉(zhuǎn)換和協(xié)議轉(zhuǎn)換技術(shù)，其中雙協(xié)議棧技術(shù)是所有的主機(jī)和路由器同時(shí)運(yùn)行IPv4和IPv6協(xié)議棧，這種技術(shù)被認(rèn)為是過渡時(shí)期解決IPv4網(wǎng)絡(luò)和IPv6網(wǎng)絡(luò)互聯(lián)最徹底、最簡單有效的方法。
　　 隨著嵌入式設(shè)備硬件性能的不斷提升，以及應(yīng)用程序?qū)?shí)時(shí)性要求的不斷提升，可以對嵌入式設(shè)備的協(xié)議解析過程進(jìn)行加速。在IPv6協(xié)議的解析過程中，會經(jīng)常涉及字段檢查、查表等操作，因此如果能將該些操作固化到硬件中，將能大幅度提高協(xié)議解析

3、速度。直接將該系列操作固化并在協(xié)議解析過程中用來驗(yàn)證速度的提升存在一定的難度，但是可以通過FPGA來驗(yàn)證加速的效果。
　　 本文設(shè)計(jì)并實(shí)現(xiàn)了一個(gè)適用于嵌入式設(shè)備的精簡嵌入式IPv6協(xié)議棧。該協(xié)議棧與流行的嵌入式協(xié)議?！狶wIP采用了相同的架構(gòu)，根據(jù)RFC相關(guān)標(biāo)準(zhǔn)將協(xié)議棧分成應(yīng)用層、傳輸層、網(wǎng)絡(luò)層和鏈路層。在協(xié)議棧內(nèi)容上，按照IETF制定的相關(guān)標(biāo)準(zhǔn)來實(shí)現(xiàn)，因此能夠應(yīng)用于現(xiàn)實(shí)的網(wǎng)絡(luò)中?？紤]到IPv6協(xié)議的復(fù)雜度和嵌入式設(shè)備的資源限

4、制，本文在實(shí)現(xiàn)時(shí)，對IPv6功能進(jìn)行了部分裁剪。裁剪后的協(xié)議棧實(shí)現(xiàn)了的IPv6協(xié)議的基本功能，如地址配置、數(shù)據(jù)包收發(fā)、路由器請求、錯(cuò)誤處理等;另一方面，整個(gè)協(xié)議棧在代碼量和運(yùn)行消耗內(nèi)存上，都能滿足嵌入式設(shè)備的資源限制。
　　 考慮到對IPv4的支持，本文將自身實(shí)現(xiàn)的IPv6協(xié)議棧與LwIP融合成一個(gè)IPv4/IPv6雙協(xié)議棧。融合后的雙協(xié)議棧擁有共同的API層、TCP層以及網(wǎng)絡(luò)接口層，而在網(wǎng)絡(luò)層則存在有兩套不同的協(xié)議。這種架構(gòu)能

5、夠使融合后的雙棧在代碼量上保持精簡。在融合過程中，充分考慮模塊化和獨(dú)立化，不僅能夠使IPv4和IPv6互不干擾，而且可以通過關(guān)閉預(yù)編譯的方式來退化成一個(gè)單協(xié)議棧。
　　 雖然針對協(xié)議的部分功能進(jìn)行了裁剪，但是對資源有限的嵌入式設(shè)備來說，解析IPv6協(xié)議仍然需要花費(fèi)大量系統(tǒng)時(shí)間。本文針對IPv6協(xié)議中的幾個(gè)常用過程，用Verilog語言來描述成硬件可以識別的過程，并且采用FPGA技術(shù)來進(jìn)行驗(yàn)證。實(shí)驗(yàn)證明單獨(dú)模塊或者過程的硬件加速是