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文檔簡介
1、隨著集成電路深亞微米制造和設計技術迅速發(fā)展,系統(tǒng)級芯片(SoC)技術的應用大大降低了昂貴的設計和制造成本,但對于測試來說卻變得更為復雜,測試時間越來越長,測試成本也越來越高。SoC測試中,在同一時間內對多個 IP核進行并行測試是減少總測試時間的有效方法。芯片上的IP核有大有小,各IP核所需要的測試數(shù)據(jù)端口數(shù)目也有多有少,但片上的測試總線數(shù)目一定。因此,可以將幾個較小的IP核分配到不同的測試總線上,允許它們同時進行測試,這就需要在SoC設
2、計中進行測試調度。但是無限制的多IP核同時工作,使芯片瞬時功耗加大,可能造成測試芯片的損壞。
本文研究了SoC測試調度優(yōu)化方法,在此基礎上對基于測試總線的測試訪問機制策略進行分析,并以縮短 SoC測試時間為目的,建立基于粒子群算法功耗約束下的SoC測試調度數(shù)學模型。結合測試調度優(yōu)化問題,通過實驗確定算法中各個參數(shù)的最優(yōu)值。為了彌補粒子群算法易陷入局部最優(yōu)解的缺點,引入具有量子行為的粒子群算法。然后建立相應的數(shù)學模型,提出基于量
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