基于SVA的視頻信號處理芯片功能驗(yàn)證.pdf

1、隨著集成電路技術(shù)的迅猛發(fā)展，片上系統(tǒng)芯片SoC(System on a Chip)設(shè)計(jì)能力的快速發(fā)展與成熟，芯片規(guī)模不斷擴(kuò)大，功能日趨復(fù)雜，SoC的功能驗(yàn)證(function verification)問題成為芯片設(shè)計(jì)中的巨大挑戰(zhàn)。在現(xiàn)代IC設(shè)計(jì)中，功能驗(yàn)證占用了約50％～70％的設(shè)計(jì)周期，隨著設(shè)計(jì)規(guī)模的增長，這個(gè)比例還將增大。功能驗(yàn)證已成為當(dāng)今IC設(shè)計(jì)流程中的最大瓶頸(bottleneck)。功能驗(yàn)證的主流方法是基于仿真的動態(tài)驗(yàn)證。然

2、而，傳統(tǒng)的基于仿真的驗(yàn)證方法存在著明顯的不足：驗(yàn)證過程的可觀察性和可控性差，調(diào)試?yán)щy，驗(yàn)證環(huán)境的可重用性很差，自動化水平低。 針對上述問題，本文論述了基于System Verilog斷言(System Verilog Assertion，SVA)的功能驗(yàn)證方法，并根據(jù)SVA的特點(diǎn)，設(shè)計(jì)了一種層級化的驗(yàn)證平臺(Testbench)，闡述了基于SVA的功能驗(yàn)證的驗(yàn)證流程，根據(jù)視頻信號處理芯片(Video Signal Process

3、 Chip，VSPC)的設(shè)計(jì)規(guī)范和實(shí)現(xiàn)規(guī)范，采用自底向上(down-top)的方法，制定了一種層級化的驗(yàn)證計(jì)劃，完成了VSPC的功能驗(yàn)證(限于篇幅，本文只介紹了數(shù)據(jù)存取系統(tǒng)和中央控制系統(tǒng)的驗(yàn)證)。對每一個(gè)層級，根據(jù)設(shè)計(jì)規(guī)范和實(shí)現(xiàn)規(guī)范，開發(fā)相應(yīng)的SVA檢驗(yàn)器，選擇驗(yàn)證案例(case)，采用受控激勵(lì)(Directed-Stimulus)和約束隨機(jī)激勵(lì)(Constraint-Random-Stimulus)相結(jié)合的激勵(lì)產(chǎn)生方式，結(jié)合覆蓋率驅(qū)動

4、驗(yàn)證(Coverage Driven Verification，CDV)思想，利用仿真過程中SVA收集的功能覆蓋(Function Coverage)統(tǒng)計(jì)信息指導(dǎo)激勵(lì)的產(chǎn)生。 實(shí)踐證明，基于SVA的驗(yàn)證可以將驗(yàn)證環(huán)境的三要素——激勵(lì)產(chǎn)生、檢查機(jī)制和覆蓋率統(tǒng)計(jì)有機(jī)地結(jié)合在一起，使得各個(gè)要素的優(yōu)勢發(fā)揮到最大，優(yōu)化了驗(yàn)證環(huán)境，改善了驗(yàn)證過程的可觀察性和可控制性，簡化了調(diào)試過程，提高了驗(yàn)證環(huán)境的可重用性和驗(yàn)證過程的自動化水平，改善了功能