基于DSP和FPGA的高速高精度數(shù)據(jù)采集系統(tǒng).pdf

1、隨著現(xiàn)代測試技術(shù)的發(fā)展，要求能夠?qū)Ω黝愇⑷跣盘?、高頻信號以及復(fù)雜信號進行快速、精確的記錄和測量，對數(shù)據(jù)采集系統(tǒng)的采樣速率、精度、存儲量等提出了越來越高的要求。本文針對這種情況，充分利用DSP(數(shù)字信號處理器)強大的控制及數(shù)字信號處理能力，配合CPLD/FPGA(復(fù)雜可編程邏輯器件/現(xiàn)場可編程門陣列)高速靈活的數(shù)字邏輯電路實現(xiàn)能力，提出一種基于DSP+FPGA結(jié)構(gòu)的12位精度數(shù)據(jù)采集系統(tǒng)，其最大理論采樣速率達250MSPS。
　　

2、 系統(tǒng)主要側(cè)重于高采樣速率實現(xiàn)方法、數(shù)據(jù)存儲、系統(tǒng)控制、數(shù)據(jù)傳輸控制等幾個方面的研究：
　　 在采樣速率方面，系統(tǒng)采用了雙ADC時間交替采樣技術(shù)，使系統(tǒng)在采樣速率250MSPS時仍然保持12位精度，解決了當(dāng)前的高精度單片ADC的采樣速率偏低并難以購買的問題，具有較好的性價比。
　　 在數(shù)據(jù)存儲方面，系統(tǒng)采用分相存儲技術(shù)，對高速數(shù)據(jù)流進行分相之后再存儲到四片靜態(tài)隨機存儲器中，使總存儲容量達到1M字。這種方案既解決了大容量靜

3、態(tài)隨機存儲器的低存儲速度與高速ADC的高速采樣數(shù)據(jù)流之間的速率匹配問題，又達到了用低速的、便宜的大容量存儲器實現(xiàn)高速大容量數(shù)據(jù)存儲的目的。
　　 在系統(tǒng)控制方面，通過采用CPLD和FPGA等功能強大的可編程邏輯器件，結(jié)合VHDL硬件描述語言編程實現(xiàn)了數(shù)據(jù)存儲控制、觸發(fā)控制、時鐘同步控制等復(fù)雜邏輯控制，提高了系統(tǒng)的可靠性和集成度，降低了功耗。
　　 在數(shù)據(jù)傳輸方面，用DSP擴展低成本的USB接口芯片，通過固件編程實現(xiàn)了與上

4、位機之間的USB總線通訊，數(shù)據(jù)傳輸快而且可靠。
　　 設(shè)計的系統(tǒng)具有精度高、采樣速率快且可調(diào)、數(shù)據(jù)存儲容量大、可觸發(fā)控制、與上位機之間數(shù)據(jù)傳輸快等特點，既可作為獨立的數(shù)據(jù)采集模塊運行，也可以與上位機配合完成采集任務(wù)，設(shè)計比較合理。
　　 課題最后完成了硬件電路設(shè)計和相關(guān)軟件設(shè)計，并對電路的主要控制電路進行了仿真分析。通過仿真分析，證明設(shè)計方案有效可行，也說明DSP+FPGA是實現(xiàn)高速數(shù)據(jù)采集的一種理想架構(gòu)，可以實現(xiàn)數(shù)據(jù)的