基于FPGA的經(jīng)濟(jì)型MPEG-2運(yùn)動圖像編碼器IP核設(shè)計.pdf

1、現(xiàn)場可編程門陣列(FPGA)具有使用靈活、體系結(jié)構(gòu)可變、價格低廉、執(zhí)行速度快等優(yōu)點(diǎn)，很好地適應(yīng)了現(xiàn)代遠(yuǎn)程教育中的多元化需求。因此，本文從經(jīng)濟(jì)實用的角度出發(fā)，為山區(qū)、偏遠(yuǎn)農(nóng)村現(xiàn)代遠(yuǎn)程教育，設(shè)計了一種基于FPGA的經(jīng)濟(jì)型MPEG-2運(yùn)動圖像編碼器的IP核。 本文在現(xiàn)代遠(yuǎn)程教育需求與運(yùn)動圖像編碼標(biāo)準(zhǔn)MPEG-2的交叉點(diǎn)選題，針對山區(qū)、偏遠(yuǎn)農(nóng)村現(xiàn)代遠(yuǎn)程教育這一特定的應(yīng)用領(lǐng)域，開發(fā)基于FPGA的經(jīng)濟(jì)型MPEG-2運(yùn)動圖像編碼器IP核上進(jìn)行

2、了一些探索和研究。論文針對FPGA設(shè)計特點(diǎn)以及本系統(tǒng)的應(yīng)用環(huán)境，采用VHDL語言自頂向下設(shè)計了MPEG-2編碼器中的核心部分的IP核，重點(diǎn)解決了其中的二維DCT模塊、可變字長編碼模塊當(dāng)中的關(guān)鍵路徑時延過大的問題，提高了系統(tǒng)的最大工作頻率，并且對運(yùn)動估計模塊采用了一種高度并行及緊湊流水線技術(shù)的運(yùn)動估計電路結(jié)構(gòu)，通過改進(jìn)搜索窗緩存、PE運(yùn)算陣列等單元，獲得了較高的運(yùn)算速度增益并有效地降低了電路功耗。 論文在設(shè)計思路上力圖體現(xiàn)個人的創(chuàng)