電子信息工程課程設計---多路彩燈控制器的設計

1、<p>　　多路彩燈控制器的設計</p><p>　　[摘 要]隨著科技的發(fā)展 , 在現代生活中, 彩燈作為一種景觀應用越來越多, 隨著科學技術的發(fā)展以及人民生活水平的提高,在現代生活中, 彩燈作為一種裝飾既可以增強人們的感觀,起到廣告宣傳的作用,又可以增添節(jié)日氣氛,為人們的生活增添亮麗。EDA技術的應用引起電子產品及系統(tǒng)開發(fā)的革命性變革 , 現介紹以VHDL為基礎的十六路彩燈控制系統(tǒng)。電子設

2、計自動化技術EDA的發(fā)展給電子系統(tǒng)的設計帶來了革命性的變化，EDA軟件設計工具，硬件描述語言，可編程邏輯器件（PLD）使得EDA技術的應用走向普及。CPLD是新型的可編程邏輯器件，采用CPLD進行產品開發(fā)可以靈活地進行模塊配置，大大縮短了產品開發(fā)周期，也有利于產品向小型化，集成化的方向發(fā)展。而VHDL語言是EDA的關鍵技術之一，它采用自頂向下的設計方法，完成系統(tǒng)的整體設計。本文用CPLD芯片和VHDL語言設計了多路彩燈控制器. <

3、/p><p>　　關鍵詞: VHDL; 彩燈; 仿真; 控制 </p><p>　　Multi-channel colored lantern controller's Design</p><p>　　[Abstract] With the development of technology in modern life

4、, as a landscape more and more lights and more. EDA technology electronic products and systems lead to the development of revolutionary change, are presented to VHDL-based 16-channel lights control system. EDA electronic

5、 design automation technology to the development of electronic systems has brought a revolutionary change in design, EDA software design tools, hardware description languages, programmable logic device (PLD) allows the a

6、</p><p><b>　　朗讀</b></p><p>　　顯示對應的拉丁字符的拼音</p><p><b>　　字典</b></p><p>　　[Key words] cymometer; LCD; Single-Chip Microcomputer</p><p>

7、<b>　　目錄</b></p><p>　　緒論-----------------------------------------4</p><p>　　1.1課題背景-------------------------------------------------------4</p><p>　　1.2 EDA技術特征----------

8、-----------------------------------------6</p><p>　　1.3本章小結-------------------------------------------------------7</p><p>　　第2章 十六路彩燈控制器的實現-----------------------------8</p><p>　　2

9、.1 功能描述------------------------------------------------------8</p><p>　　2.2 設計原理------------------------------------------------------8</p><p>　　2.3 本章小結-----------------------------------------

10、-------------9</p><p>　　第3章 模塊設計及其功能-------------------------------------10</p><p>　　3.1 子模塊及功能--------------------------------------------------10</p><p>　　3.2 本章小結----------------

11、--------------------------------------12</p><p>　　第4章 程序下載與測試----------------------------------------13</p><p>　　4.1 下載----------------------------------------------------------13</p><

12、;p>　　4.2 硬件測試------------------------------------------------------13</p><p>　　4.3 本章小結------------------------------------------------------13</p><p>　　第5章 結論--------------------------------

13、---------------------14</p><p>　　參考文獻--------------------------------------------------------15</p><p>　　附錄-------------------------------------------------------------16</p><p><

14、;b>　　第1章 緒論</b></p><p>　　不要刪除行尾的分節(jié)符，此行不會被打印</p><p><b>　　課題背景</b></p><p>　　VHDL（Very High Speed Integrated Circuit Hardware Description Language,超高速集成電路硬件描述語言）誕

15、生于1982年，是由美國國防部開發(fā)的一種快速設計電路的工具，目前已經成為IEEE（The Institute of Electrical and Electronics Engineers）的一種工業(yè)標準硬件描述語言。相比傳統(tǒng)的電路系統(tǒng)的設計方法，VHDL具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下（Top to Down）和基于庫（LibraryBased）的設計的特點，因此設計者可以不必了解硬件結構。從系統(tǒng)設計入手，在頂層進行系統(tǒng)

16、方框圖的劃分和結構設計，在方框圖一級用VHDL對電路的行為進行描述，并進行仿真和糾錯，然后在系統(tǒng)一級進行驗證，最后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網表，下載到具體的CPLD器件中去，從而實現可編程的專用集成電路（ASIC）的設計。用VHDL 語言進行數字邏輯電路和數字系統(tǒng)的設計,是電子電路設計方法上的一次革命性變革。與傳統(tǒng)設計方法相比,VHDL 描述電路行為的算法有很多優(yōu)點:</p><p>　　(2

17、) 獨立實現,修改方便,系統(tǒng)硬件描述能力強;</p><p>　　(3) 可讀性好,有利于交流,適合于文檔保存;</p><p>　　(4) VHDL 語言標準、規(guī)范、移植性強;</p><p>　　(5) VHDL 類型眾多而且支持用戶自定義類型,支持自頂而下的設計方法和多種電路的設計。</p><p>　　隨著科學技術的發(fā)展以及人民生活水

18、平的提高,在現代生活中, 彩燈作為一種裝飾既可以增強人們的感觀,起到廣告宣傳的作用,又可以增添節(jié)日氣氛,為人們的生活增添亮麗。 </p><p>　　用VHDL進行設計，首先應該理解，VHDL語言是一種全方位硬件描述語言，包括系統(tǒng)行為級，寄存器傳輸級和邏輯門級多個設計層次。應充分利用VHDL“自頂向下”的設計優(yōu)點以及層次化的設計概念，層次概念對于設計復

19、雜的數字系統(tǒng)是非常有用的。整個系統(tǒng)共有三個輸入信號：控制彩燈節(jié)奏快慢的基準時鐘信號CLK_IN，系統(tǒng)清零信號CLR，彩燈節(jié)奏快慢選擇開關CHOSE_KEY；共有16個輸出信號LED[15..0]，分別用于控制十六路彩燈。據此，我們可將整個彩燈控制器CDKZQ分為兩大部分：時序控制電路SXKZ和顯示控制電路XSKZ。當各個模塊均完成上述操作之后，即可利MAXPLLUS2的原理圖輸入，調用各個元器件(底層文件)，以原理圖的形式形成最后的十六

20、路彩燈顯示系統(tǒng)(頂層文件)，并且進行仿真。仿真通過，即可下載到指定的CPLD芯片里面，并進行實際連線，進行最后的硬件測試。當然，可以將各個模塊所生成的元件符號存放在元件庫中，以被其他人或其他的設計所重復調用，以簡化后面的設計。</p><p>　　VHDL硬件描述語言實現的多路彩燈控制器。</p><p>　　雙擊上一行的“1”“2”試試，(本行不會被打印，請自行刪除)</p>

21、<p><b>　　EDA技術特征</b></p><p>　　EDA是電子設計領域的一場革命,它源于計算機輔助設計（CAD，Computer Aided Design）、計算機輔助制造（CAM，Computer Aided Made）、計算機輔助測試（CAT，Computer Aided Test）和計算機輔助工程（CAE，Computer Aided Engineering

22、）。利用EDA工具,電子設計師從概念、算法、協議開始設計電子系統(tǒng),從電路設計、性能分析直到IC版圖或PCB版圖生成的全過程均可在計算機上自動完成。</p><p>　　EDA代表了當今電子設計技術的最新發(fā)展方向,其基本特征是設計人員以計算機為工具,按照自頂向下的設計方法,對整個系統(tǒng)進行方案設計和功能劃分,由硬件描述語言完成系統(tǒng)行為級設計,利用先進的開發(fā)工具自動完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局布線（PAR

23、，Place And Route）、仿真及特定目標芯片的適配編譯和編程下載,這被稱為數字邏輯電路的高層次設計方法。</p><p>　　作為現代電子系統(tǒng)設計的主導技術,EDA具有兩個明顯特征：即并行工程（Concurrent Engineering）設計和自頂向下（Top-down）設計。其基本思想是從系統(tǒng)總體要求出發(fā),分為行為描述（Behaviour， Description）、寄存器傳輸級（RTL，Regis

24、ter Transfer Level）描述、邏輯綜合（Logic Synthesis）三個層次,將設計內容逐步細化,最后完成整體設計,這是一種全新的設計思想與設計理念。</p><p><b>　　本章小結</b></p><p>　　EDA是很實用的仿真技術，使用簡單，有很強的可讀性和操作性。EDA技術就是以計算機為工具，設計者在EDA軟件平臺上，用硬件描述語言HD

25、L完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術的出現，極大地提高了電路設計的效率和可操作性，減輕了設計者的勞動強度。利用EDA工具，電子設計師可以從概念、算法、協議等開始設計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產品從電路設計、性能分析到設計出IC版圖或PCB版圖的整個過程的計算機上自動處理完成。現在對EDA的概念

26、或范疇用得很寬。包括在機械、電子、通信、航空航天、化工、礦產、生物、醫(yī)學、軍事等各個領域，都有EDA的應用。目前EDA技術已在各大公司、企事業(yè)單位和科研教學部門廣泛使用。</p><p>　　第二章　十六路彩燈控制系統(tǒng)的實現</p><p><b>　　2.1功能描述</b></p><p>　　在電路中以 1 代表燈亮,以 0 代表燈滅,由

27、0,1按不同的規(guī)律組合代表不同的燈光圖案,同時使其選擇不同的頻率,從而實現多種圖案多種頻率的花樣功能顯示。在該電路中只需簡單的修改程序就可以靈活地調整彩燈圖案和變化方式。十六路彩燈控制系統(tǒng)設定有六種花樣變化 ,這六種花樣可以進行自動切換 ,并且每種花樣可以選擇不同的頻率 。</p><p><b>　　2.2設計原理</b></p><p>　　用VHDL進行設計 ,

28、首先應該了解 ,VHDL語言一種全方位硬件描述語言 ,包括系統(tǒng)行為級 ,寄存?zhèn)鬏敿壓瓦壿嬮T級多個設計層次。應充分利用VHDL “自頂向下” 的設計優(yōu)點以及層次化的設計概層次概念對于設計復雜的數字系統(tǒng)是非常有用它使得人們可以從簡單的單元入手 ,逐漸構成龐大而復雜的系統(tǒng) 。</p><p>　　首先應進行系統(tǒng)模塊的劃分 ,規(guī)定每一模塊的功能以及各個模塊之間的接口。最終設計方案為:以一個十六路彩燈花樣控制器、 一個四頻

29、率輸出分頻器 ,一個四選一控制器和一個時間選擇器總共四部分來完成設計。四選一控制器從分頻器選擇不同頻率的時鐘信號輸送到彩燈花樣控制器 ,從而達到控制彩燈閃爍速度的快慢 ,時間選擇器控制每種速度維持的時間長短。整個十六路彩燈控制系統(tǒng)設計的模塊圖如圖 1所示。</p><p><b>　　圖1</b></p><p><b>　　2.3本章小結</b>

30、;</p><p>　　與其它硬件設計方法相比，用VHDL進行工程設計的優(yōu)點是多方面的：具有很強的行為描述能力，支持大規(guī)模設計的分解和已有設計的再利用，可讀性好，易于修改和發(fā)現錯誤，可以使用仿真器對VHDL源代碼進行仿真允許設計者不依賴于器件，容易發(fā)現設計中出現的問題，以便及時處理。實現了設計與工藝無關，可移植性好，上市時間快，成本低，ASIC移植等優(yōu)點。</p><p>　　第三章 模塊

31、設計及其功能</p><p>　　3.1子模塊及其功能</p><p>　　本次設計分為四個子模塊 ,即十六路彩燈花樣控制器、 四頻率輸出分頻器 ,四選一控制器和時間選擇器 ,其子模塊及其功能如下:</p><p>　　(1)四頻率輸出分頻器</p><p>　　在本次設計中 ,只設計了四種花樣 ,要求這四種花樣以不同的頻率顯示 ,而只有一個

32、輸入的時鐘信號 ,所以對所輸入的時鐘信號進行 2 分頻 ,4 分頻 ,8分頻 ,16分頻 ,得到四種頻率信號 ,CLKDIV模塊用來完成此功能。</p><p><b>　　(2)時間選擇器</b></p><p>　　時間選擇器實際上是兩個分頻器 ,其中一個頻率是另一個頻率的兩倍。本來這兩個分頻器是可以在上述的四頻率輸出器中實現的 ,但為了方便地為四選一控制器提供不

33、同的時間選擇條件 ,就將這兩個分頻器獨立開來。這兩個輸出的時鐘信號組合起來就可以為四選一控制器提供 00,01,10,11 四個時間選擇條件 ,如</p><p><b>　　下圖2所示。</b></p><p><b>　　(3)四選一控制器</b></p><p>　　四選一控制器功能是從分頻器中選擇不同頻率的時鐘信號

34、送給彩燈控制器 ,實現彩燈閃爍的頻率變化。</p><p><b>　　(4)彩燈控制器</b></p><p>　　彩燈控制電路是整個設計的核心 ,它負責整個設計的輸出效果即各種彩燈圖案的樣式變化。該程序充分地說明了用 VHDL設計電路的 “彈” 性 ,即可通過改變程序中輸出變量 Q 的位數來改變彩燈的數目。其中 ,P1進程對燈閃的速度控制有兩種方式可改變燈閃的速度

35、:一是改變外部時鐘的賦值 ,二是改變信號U 的位數。P2進程能進行彩燈的圖案控制 ,改變 s的位數即可改變要控制圖案的數目 ,改變輸出變量 Q 的組合即可變幻彩燈圖案。</p><p>　　其仿真波形如圖3所示 ,模塊符號如圖4所示。</p><p>　　最后 ,當各個模塊均完成上述操作之后 ,即可利用MAXPLUS2的原理圖輸入 ,調用各個元器件(底層文件) ,以原理圖的形式形成最后的十

36、六路彩燈顯示系統(tǒng)(頂層文件) ,并且進行仿真。仿真通過 ,即可下載到指定的 CPLD芯片里面 ,并進行實際連線 ,進行最后的硬件測試。當然 ,可以將各個模塊所生成的元件符號存放在元件庫中 ,用以被其它人或其它的設計所重復調用 ,以簡化后面的設計。</p><p>　　圖3 主控制器輸出波形</p><p><b>　　圖4塊符號 </b></p><

37、;p><b>　　3.2本章小結</b></p><p>　　模塊的設計使得程序得以實現，對于程序的理解和對模塊的設計緊密的聯系起來利用EDA技術方便快捷的實現了設計。用VHDL進行設計，首先應該理解，VHDL語言是一種全方位硬件描述語言，包括系統(tǒng)行為級，寄存器傳輸級和邏輯門級多個設計層次。應充分利用VHDL“自頂向下”的設計優(yōu)點以及層次化的設計概念，層次概念對于設計復雜的數字系統(tǒng)是非

38、常有用的，它使得我們可以從簡單的單元入手，逐漸構成龐大而復雜的系統(tǒng)</p><p>　　第四章 程序下載與實現</p><p><b>　　4.1 下載 </b></p><p>　　以上的仿真正確無誤，則可以將設計編程下載到選定的目標器件中做進一步的硬件測試，以便最終了解設計的正確性。</p><p><b>

39、;　　4.2硬件測試</b></p><p>　　經檢查沒有錯誤后下載成功在開發(fā)板上連線后成功實現程序開發(fā)板上的燈按照程序依次亮滅。</p><p><b>　　4.3本章小結</b></p><p>　　下載與測試是本次課設最后也是最重要的因為前面程序的正確為下載和測試做好了準備并使得可以順利的進行達到課設的預期效果和目的<

40、/p><p>　　為拍攝工具限制所以實物圖無法打印因為拍攝工具限制所以實物圖無法打印因為拍攝工具限制所以實物圖無法打印</p><p>　　千萬不要刪除行尾的分節(jié)符，此行不會被打印?！敖Y論”以前的所有正文內容都要編寫在此行之前。</p><p><b>　　第五章 結論</b></p><p>　　用VHDL進行設計，首先應

41、該理解，VHDL語言是一種全方位硬件描述語言，包括系統(tǒng)行為級，寄存器傳輸級和邏輯門級多個設計層次。應充分利用VHDL“自頂向下”的設計優(yōu)點以及層次化的設計概念，層次概念對于設計復雜的數字系統(tǒng)是非常有用的，它使得我們可以從簡單的單元入手，逐漸構成龐大而復雜的系統(tǒng)。通過使用EDA編程既方便有快捷的實現了程序本次設計的程序已經在硬件系統(tǒng)上得到了驗證 ,實驗表明 ,此設計方法能夠滿足多種不同花樣彩燈的變化要求 ,并且該方法便于擴展不同變化模式的

42、彩燈花樣。</p><p>　　電子技術課程設計是配合電子技術基礎課程與實驗教學的一個非常重要的教學環(huán)節(jié)。它不但能鞏固我們已所學的電子技術的理論知識，而且能提高我們的電子電路的設計水平，還能加強我們綜合分析問題和解決問題的能力，進一步培養(yǎng)我們的實驗技能和動手能力，啟發(fā)我們的創(chuàng)新意識及創(chuàng)新思維。</p><p>　　不要自己寫，要利用word來自動生成。詳情請看最后一頁</p>

43、<p><b>　　參考文獻</b></p><p>　　[1] 羅英偉1Agent及基于空間信息的輔助決策[J]. 計算機輔助計及圖形學學報,2001,13 (7) :667-671.</p><p>　　[2] 亢銳,葉青,范全義1基于Multi-agent 技術的Internet信息挖研究[J]. 計算機工程,2001,27 (2) :107-109

44、.</p><p>　　[3] CHORAFASDN. Agenttechnologyhandbook [M].NewYork:McGraHill,2001.</p><p>　　[4]RaymondKosala,HendrikBolckeel.WebMiningResearch:ASurvey[J].ACMSIGKDD2005,2 (1) :6-8.</p><p&g

45、t;　　[5] AjithAbrahamBussinessIntelligenceFromWebUsageMining[J].</p><p>　　IEEEPress,2003,11 (1) :94-107.</p><p><b>　　附 錄</b></p><p>　?。?） 時序控制電路部分</p><p><

46、;b>　　程序如下：</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity sxkz is</p><p&

47、gt;　　port(chose_key:in std_logic;</p><p>　　clk_in:in std_logic;</p><p>　　clr:in std_logic;</p><p>　　clk:out std_logic);</p><p>　　end entity sxkz;</p><p>　　

48、architecture art of sxkz is</p><p>　　signal cllk:std_logic;</p><p><b>　　begin</b></p><p>　　process(clk_in,clr,chose_key)is</p><p>　　variable temp:std_logic_

49、vector(2 downto 0);</p><p><b>　　begin</b></p><p>　　if clr='1'then</p><p>　　cllk<='0';temp:="000";</p><p>　　elsif rising_edge(cl

50、k_in)then</p><p>　　if chose_key='1'then</p><p>　　if temp="011"then</p><p>　　temp:="000";</p><p>　　cllk<=not cllk;</p><p><

51、;b>　　else</b></p><p>　　temp:=temp+'1';</p><p><b>　　end if;</b></p><p><b>　　else </b></p><p>　　if temp="111"then</p

52、><p>　　temp:="000";</p><p>　　cllk<=not cllk;</p><p><b>　　else</b></p><p>　　temp:=temp+'1';</p><p><b>　　end if;</b>

53、;</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　clk<=cllk;</p><p>　　end architecture art;</p

54、><p>　?。?）顯示控制電路部分</p><p><b>　　程序如下：</b></p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY XSKZ IS</p><p>

55、　　PORT(CLK:IN STD_LOGIC;</p><p>　　CLR:IN STD_LOGIC;</p><p>　　LED:OUT STD_LOGIC_VECTOR(15 DOWNTO 0));</p><p>　　END ENTITY XSKZ;</p><p>　　ARCHITECTURE ART OF XSKZ IS</

56、p><p>　　TYPE STATE IS(S0,S1,S2,S3,S4,S5,S6);</p><p>　　SIGNAL CURRENT_STATE:STATE;</p><p>　　SIGNAL FLOWER:STD_LOGIC_VECTOR(15 DOWNTO 0);</p><p><b>　　BEGIN</b>&l

57、t;/p><p>　　PROCESS(CLR,CLK)IS</p><p>　　CONSTANT F1:STD_LOGIC_VECTOR(15 DOWNTO 0):="0001000100010001";</p><p>　　CONSTANT F2:STD_LOGIC_VECTOR(15 DOWNTO 0):="10101010101010

58、10";</p><p>　　CONSTANT F3:STD_LOGIC_VECTOR(15 DOWNTO 0):="0011001100110011";</p><p>　　CONSTANT F4:STD_LOGIC_VECTOR(15 DOWNTO 0):="0100100100100100";</p><p>

59、　　CONSTANT F5:STD_LOGIC_VECTOR(15 DOWNTO 0):="1001010010100101";</p><p>　　CONSTANT F6:STD_LOGIC_VECTOR(15 DOWNTO 0):="1101101101100110";</p><p><b>　　BEGIN</b><

60、/p><p>　　IF CLR='1' THEN</p><p>　　CURRENT_STATE<=S0;</p><p>　　ELSIF RISING_EDGE(CLK) THEN</p><p>　　CASE CURRENT_STATE IS</p><p><b>　　WHEN S0=

61、></b></p><p>　　FLOWER<="ZZZZZZZZZZZZZZZZ";</p><p>　　CURRENT_STATE<=S1;</p><p><b>　　WHEN S1=></b></p><p>　　FLOWER<=F1;</p&g

62、t;<p>　　CURRENT_STATE<=S2;</p><p><b>　　WHEN S2=></b></p><p>　　FLOWER<=F2;</p><p>　　CURRENT_STATE<=S3;</p><p><b>　　WHEN S3=></

63、b></p><p>　　FLOWER<=F3;</p><p>　　CURRENT_STATE<=S4;</p><p><b>　　WHEN S4=></b></p><p>　　FLOWER<=F4;</p><p>　　CURRENT_STATE<=S5

64、;</p><p><b>　　WHEN S5=></b></p><p>　　FLOWER<=F5;</p><p>　　CURRENT_STATE<=S6;</p><p><b>　　WHEN S6=></b></p><p>　　FLOWER&

65、lt;=F6;</p><p>　　CURRENT_STATE<=S1;</p><p><b>　　END CASE;</b></p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p>　　LED<=FLO

66、WER;</p><p>　　END ARCHITECTURE ART; </p><p>　?。?）整個電路系統(tǒng)部分</p><p><b>　　程序如下：</b></p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;<

67、;/p><p>　　ENTITY CDKZQ IS</p><p>　　PORT(CLK_IN:IN STD_LOGIC;</p><p>　　CLR:IN STD_LOGIC;</p><p>　　CHOSE_KEY:IN STD_LOGIC;</p><p>　　LED:OUT STD_LOGIC_VECTOR(15

68、DOWNTO 0));</p><p>　　END ENTITY CDKZQ;</p><p>　　ARCHITECTURE ART OF CDKZQ IS</p><p>　　COMPONENT SXKZ IS</p><p>　　PORT(CHOSE_KEY:IN STD_LOGIC;</p><p>　　CLK_

69、IN:IN STD_LOGIC;</p><p>　　CLR:IN STD_LOGIC;</p><p>　　CLK:OUT STD_LOGIC);</p><p>　　END COMPONENT SXKZ;</p><p>　　COMPONENT XSKZ IS</p><p>　　PORT(CLK:IN STD_L

70、OGIC;</p><p>　　CLR:IN STD_LOGIC;</p><p>　　LED:OUT STD_LOGIC_VECTOR(15 DOWNTO 0));</p><p>　　END COMPONENT XSKZ;</p><p>　　SIGNAL S1:STD_LOGIC;</p><p><b&g

71、t;　　BEGIN</b></p><p>　　U1:SXKZ PORT MAP(CHOSE_KEY,CLK_IN,CLR,S1);</p><p>　　U2:XSKZ PORT MAP(S1,CLR,LED);</p><p>　　END ARCHITECTURE ART;　　 endprocess;</p><p>　　end