數(shù)字邏輯課程設(shè)計(jì)報(bào)告--多功能數(shù)字鐘

1、<p><b>　　數(shù)字邏輯課程設(shè)計(jì)</b></p><p><b>　?。喙δ軘?shù)字鐘</b></p><p>　　學(xué)院名稱： 計(jì)算機(jī)科學(xué)與通信工程 </p><p>　　專業(yè)班級： </p><p>　　學(xué)生姓名：

2、 </p><p>　　學(xué)生學(xué)號： </p><p>　　指導(dǎo)老師： </p><p>　　完成日期： 2011年7月2日 </p><p>　　多功能數(shù)字鐘課程設(shè)計(jì)實(shí)驗(yàn)報(bào)告</p>&l

3、t;p><b>　　實(shí)驗(yàn)?zāi)康模?lt;/b></p><p>　　學(xué)會(huì)應(yīng)用數(shù)字系統(tǒng)設(shè)計(jì)方法進(jìn)行電路設(shè)計(jì)；</p><p>　　進(jìn)一步提高quartusII 9.0軟件的開發(fā)應(yīng)用能力；</p><p>　　培養(yǎng)學(xué)生書寫綜合實(shí)驗(yàn)報(bào)告的能力。</p><p><b>　　實(shí)驗(yàn)要求：</b></p&g

4、t;<p>　　根據(jù)實(shí)驗(yàn)任務(wù)，選擇最佳設(shè)計(jì)方案，綜合運(yùn)用quartusII 9.0軟件的各種設(shè)計(jì)方法設(shè)計(jì)出層次分明、結(jié)構(gòu)清楚、電路優(yōu)化、VHDL語言描述簡潔的完整設(shè)計(jì)文件。通過仿真直至下載來驗(yàn)證設(shè)計(jì)的正確性。</p><p><b>　　實(shí)驗(yàn)任務(wù)及要求</b></p><p>　　能進(jìn)行正常的時(shí)、分、秒計(jì)時(shí)功能</p><p>　

5、　用M6M5做24小時(shí)計(jì)數(shù)器的顯示器；</p><p>　　用M4M3做60分鐘計(jì)數(shù)器的顯示器；</p><p>　　用M2M1做60秒鐘計(jì)數(shù)器的顯示器。</p><p>　　能利用實(shí)驗(yàn)系統(tǒng)上的按鍵實(shí)現(xiàn)“校時(shí)”、“校分”功能</p><p>　　按下“SA”鍵時(shí)，計(jì)時(shí)器迅速遞增，并按24小時(shí)循環(huán)，計(jì)滿23小時(shí)后再回00；</p>

6、<p>　　按下“SB”鍵時(shí)，計(jì)時(shí)器迅速遞增，并按60分鐘循環(huán)，計(jì)滿59分鐘后再回00；但不向高位進(jìn)位。</p><p>　　按下“SC” 鍵后，秒清零。要求按下“SA”和“SB”均不會(huì)產(chǎn)生數(shù)字跳變（“SA”、“SB”按鍵是有抖動(dòng)的，必須地“SA”、“SB”進(jìn)行消抖處理, 消抖電路用D觸發(fā)器構(gòu)成。 原理：一個(gè)觸發(fā)器CP(64HZ)內(nèi)，屏蔽所有的抖動(dòng)脈沖）。</p><p>　　

7、計(jì)時(shí)（24進(jìn)制計(jì)數(shù)器），計(jì)分（60進(jìn)制計(jì)數(shù)器）、計(jì)秒（60進(jìn)制計(jì)數(shù)器）模塊可由10進(jìn)制計(jì)數(shù)器連接構(gòu)成，也可用VHDL語言完成（可以參考教材P341，例8.2.1 多功能電子鐘的設(shè)計(jì)）。10進(jìn)制計(jì)數(shù)器需自己設(shè)計(jì)（用VHDL語言，與所做實(shí)驗(yàn)74160計(jì)數(shù)器相同），不能調(diào)用系統(tǒng)庫。</p><p>　　其他如分頻電路、提供報(bào)時(shí)控制信號、鬧時(shí)電路等模塊用VHDL語言實(shí)現(xiàn)。</p><p>　　能利

8、用實(shí)驗(yàn)板上的揚(yáng)聲器作整點(diǎn)報(bào)時(shí)</p><p>　　當(dāng)計(jì)時(shí)到達(dá)59’50”、 51”、 52”、 53”、54”、55”、 56”、 57”、 58”、59”鳴叫，鳴叫聲頻可定為500HZ；</p><p>　　到達(dá)00分00秒時(shí)為最后一聲整點(diǎn)報(bào)時(shí)。整點(diǎn)報(bào)時(shí)的頻率可定為1KHZ。報(bào)時(shí)信號從ISP1032的PIN68輸出，PIN68與揚(yáng)聲器的輸入電路相連，激勵(lì)揚(yáng)聲器；</p>&

9、lt;p><b>　　鬧時(shí)</b></p><p>　　鬧時(shí)的最小時(shí)間間隔為十分鐘。</p><p><b>　　鬧時(shí)長度為一分鐘。</b></p><p>　　鬧時(shí)聲響可以是單頻。</p><p>　　鬧時(shí)時(shí)聲響也可以是雙頻交替的警笛聲。</p><p>　　使用qu

10、artusII 9.0軟件設(shè)計(jì)符合上述功能的多功能數(shù)字鐘，并用層次化設(shè)計(jì)方法設(shè)計(jì)該電路。</p><p>　　報(bào)時(shí)功能。鬧時(shí)功能用功能仿真的方法驗(yàn)證，可通過觀察有關(guān)波形確認(rèn)電路設(shè)計(jì)是否正確。</p><p>　　7. 使用設(shè)計(jì)思路----層次化的思想: 計(jì)時(shí)（間）模塊、時(shí)間校對模塊、報(bào)時(shí)模塊、分頻模塊、動(dòng)態(tài)顯示模塊</p><p>　　完成全部電路設(shè)計(jì)后在EP

11、1KTC144-3 實(shí)驗(yàn)系統(tǒng)上下載，驗(yàn)證設(shè)計(jì)的正確性。</p><p>　　四．頂層圖及相關(guān)模塊說明：</p><p><b>　　1． 頂層圖：</b></p><p>　　說明：程序下載后自動(dòng)進(jìn)入計(jì)時(shí)狀態(tài)，sa,sb,sc可分別調(diào)時(shí)，分，秒。</p><p><b>　　2.各模塊說明：</b>

12、;</p><p><b>　?。?）進(jìn)制模塊：</b></p><p><b>　　1.十進(jìn)制源程序：</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee

13、.std_logic_unsigned.all;</p><p>　　entity ls160 is</p><p><b>　　port</b></p><p><b>　　(</b></p><p>　　data : in std_logic_vector(3 downto 0);</p&

14、gt;<p>　　clk,ld,p,t,clr : in std_logic;</p><p>　　count : buffer std_logic_vector(3 downto 0);</p><p>　　tc:out std_logic);</p><p>　　end ls160;</p><p>　　architect

15、ure behavior of ls160 is</p><p><b>　　begin</b></p><p>　　tc<='1' when (count ="1001" and p='1' and t='1' and ld='1' and clr='1&

16、#39;) else '0';</p><p><b>　　cale:</b></p><p>　　process(clk,clr,p,t,ld)</p><p><b>　　begin</b></p><p>　　if(rising_edge(clk)) then</p&

17、gt;<p>　　if(clk='1') then</p><p>　　if(ld='1') then</p><p>　　if(p='1') then</p><p>　　if(t='1') then</p><p>　　if(count="10

18、01") then</p><p>　　count<="0000";</p><p><b>　　else</b></p><p>　　count<=count+1;</p><p><b>　　end if;</b></p><p&g

19、t;<b>　　else </b></p><p>　　count<=count;</p><p><b>　　end if;</b></p><p><b>　　else </b></p><p>　　count<=count;</p><p&

20、gt;<b>　　end if;</b></p><p><b>　　else </b></p><p>　　count<=data;</p><p><b>　　end if;</b></p><p><b>　　else</b></p>

21、;<p>　　count<="0000"; </p><p><b>　　end if;</b></p><p>　　end if; </p><p>　　end process cale;</p><p&g

22、t;　　end behavior; </p><p><b>　　十進(jìn)制生成器件</b></p><p><b>　　2. 二十四進(jìn)制：</b></p><p><b>　　電路圖：</b></p><p><b>　　生成器件：</b>&

23、lt;/p><p><b>　　3. 六十進(jìn)制：</b></p><p><b>　　電路圖：</b></p><p><b>　　生成器件：</b></p><p>　　模塊說明：此計(jì)數(shù)器由兩個(gè)十進(jìn)制計(jì)數(shù)器構(gòu)成，片一的進(jìn)位TC獨(dú)立與片二的P，T連在一起，并行連接成一百進(jìn)制計(jì)數(shù)器，

24、片一的P，T接高電平，兩片的CLK都接在同一輸入上，形成異步置零。片一上的AD，片二上的AC接入同一與非門，再接到兩片的LD上。H[3…0]構(gòu)成十位，L[3…0]構(gòu)成個(gè)位。</p><p>　?。?）DTSM模塊:</p><p><b>　　dtsh源程序：</b></p><p>　　library ieee;</p><

25、;p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_arith.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity dtsm is</p><p>　　port(clk:in std_l

26、ogic;</p><p>　　s :in std_logic_vector(7 downto 0);</p><p>　　f :in std_logic_vector(7 downto 0);</p><p>　　m :in std_logic_vector(7 downto 0);</p><p>　　selout:out

27、std_logic_vector(5 downto 0); </p><p>　　segout:out std_logic_vector(6 downto 0)</p><p><b>　　);</b></p><p><b>　　end dtsm;</b></p><p>　　archite

28、cture a of dtsm is</p><p>　　signal number:std_logic_vector(3 downto 0);</p><p>　　signal sel :std_logic_vector(5 downto 0);</p><p>　　signal seg :std_logic_vector(6 downto 0);<

29、/p><p>　　signal q :std_logic_vector(2 downto 0);</p><p><b>　　begin</b></p><p>　　a:process(clk)</p><p><b>　　begin</b></p><p>　　if(c

30、lk'event and clk='1')then</p><p><b>　　q<=q+1;</b></p><p><b>　　end if;</b></p><p>　　end process a;</p><p>　　process(q)</p>

31、<p><b>　　Begin</b></p><p>　　Icase q is </p><p>　　when"000"=>sel<="000001";</p><p>　　when"001"=>sel<="000010";<

32、;/p><p>　　when"010"=>sel<="000100"; </p><p>　　when"011"=>sel<="001000";</p><p>　　when"100"=>sel<="01000

33、0"; </p><p>　　when"101"=>sel<="100000";</p><p>　　when others=>sel<="000000";</p><p><b>　　end case;</b></p><p>

34、;　　end process;</p><p><b>　　process</b></p><p><b>　　begin</b></p><p>　　if sel ="000001"then</p><p>　　number<=m(3 downto 0);</p&g

35、t;<p>　　elsif sel="000010"then</p><p>　　number<=m(7 downto 4);</p><p>　　elsif sel="000100"then</p><p>　　number<=f(3 downto 0);</p><p>　

36、　elsif sel="001000"then</p><p>　　number<=f(7 downto 4);</p><p>　　elsif sel="010000"then</p><p>　　number<=s(3 downto 0);</p><p>　　elsif sel=&qu

37、ot;100000"then</p><p>　　number<=s(7 downto 4);</p><p><b>　　else </b></p><p>　　number<="1111";</p><p><b>　　end if;</b></p

38、><p>　　end process;</p><p>　　process(number) </p><p><b>　　begin</b></p><p>　　case number is</p><p>　　when"0000"=>seg<="011111

39、1";</p><p>　　when"0001"=>seg<="0000110";</p><p>　　when"0010"=>seg<="1011011";</p><p>　　when"0011"=>seg<=&quo

40、t;1001111";</p><p>　　when"0100"=>seg<="1100110";</p><p>　　when"0101"=>seg<="1101101";</p><p>　　when"0110"=>seg&

41、lt;="1111101";</p><p>　　when"0111"=>seg<="0000111";</p><p>　　when"1000"=>seg<="1111111";</p><p>　　when"1001"=

42、>seg<="1101111";</p><p>　　when others=>seg<="0000000";</p><p><b>　　end case;</b></p><p>　　end process;</p><p>　　selout<=s

43、el;</p><p>　　segout<=seg;</p><p><b>　　end a;</b></p><p><b>　　生成器件：</b></p><p><b>　　端口說明：</b></p><p>　　s,f,m分別為時(shí)、分、秒的

44、輸入端，定義為std_logic_vector(7 downto 0)；segout為七端顯示管的輸出，定義為std_logic_vector(6 downto 0)；selout為掃描地址端，定義為std_logic_vector(5 downto 0)，某一時(shí)刻只有一個(gè)為1，對應(yīng)的數(shù)組號即為當(dāng)前掃描的數(shù)碼管的編號。</p><p><b>　　功能實(shí)現(xiàn):</b></p>&

45、lt;p>　　定義一個(gè)std_signa_vector(2 downto 0)變量q,它在0至5之間不斷的循環(huán),用來指示當(dāng)前掃描的哪一根管, 循環(huán)用語句if q>=5 then q<="000"; else q<=q+1;end if;實(shí)現(xiàn)。再定義一個(gè)類型為std_logic_vector(5 downto 0)的sel信號，它用來產(chǎn)生一個(gè)長度為6的數(shù)，該數(shù)在同一時(shí)刻只有一位是高電平表示

46、正在掃描該顯示管，在進(jìn)程結(jié)束時(shí)它的值將賦給selout輸出。定義一個(gè)std_logic_vector(6 downto 0)類型的seg，用來存放將由四位bcd碼編碼而來的七段顯示碼。最后在進(jìn)程中定義一個(gè)std_logic_vector(3 downto 0)類型的number變量，用來存放時(shí)、分、秒的高位或低位，然后將該數(shù)編碼成七段顯示碼，并賦給seg信號。具體算法如下：建立一個(gè)以clk脈沖為敏感變量的進(jìn)程，先判斷是否是clk的高電平

47、脈沖，若不是則什么也不執(zhí)行，若是高電平脈沖，則執(zhí)行以下程序。P加1，用case語句根椐p的值，給number賦予當(dāng)前要掃描的數(shù)碼管的值，用case語句根椐number的值編譯成對</p><p><b>　　（3）分頻模塊：</b></p><p><b>　　分頻器源程序：</b></p><p>　　library i

48、eee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_arith.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity fry is</p><p>　

49、　port(clk:in std_logic;</p><p>　　hz512:out std_logic;</p><p>　　hz256:out std_logic;</p><p>　　hz64:out std_logic; </p><p>　　hz4:out std_logic;</p><p>　　hz1:

50、out std_logic</p><p><b>　　); </b></p><p><b>　　end fry;</b></p><p>　　architecture f of fry is</p><p>　　signal q:std_logic_vector(9 downto 0);<

51、/p><p><b>　　begin </b></p><p>　　process(clk)</p><p><b>　　begin </b></p><p>　　if clk'event and clk='1'then </p><p><b>

52、;　　q<=q+1;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　hz512<=q(0);</p><p>　　hz256<=q(1);</p><p>　　hz64<=q(3);

53、</p><p>　　hz4<=q(7);</p><p>　　hz1<=q(9);</p><p><b>　　end f;</b></p><p><b>　　生成器件：</b></p><p><b>　?。?）報(bào)時(shí)模塊：</b><

54、;/p><p><b>　　報(bào)時(shí)器源程序：</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_arith.all;</p><p>　　use ieee.std

55、_logic_unsigned.all;</p><p>　　entity alert is</p><p>　　port(m1,m0,s1,s0 : in std_logic_vector(3 downto 0); </p><p>　　sig500,sig1k : out std_logic);</p><p>　　end alert

56、;</p><p>　　architecture a of alert is</p><p>　　signal q : std_logic_vector(15 downto 0);</p><p>　　signal s500,s1k : std_logic;</p><p><b>　　begin</b></p&g

57、t;<p>　　q(15 downto 12)<=m1;</p><p>　　q(11 downto 8)<=m0;</p><p>　　q(7 downto 4)<=s1;</p><p>　　q(3 downto 0)<=s0;</p><p>　　hring : block</p>

58、<p><b>　　begin </b></p><p>　　s500<='1' when q="0101100101010000" else</p><p>　　'1' when q="0101100101010010" else</p><p>　

59、　'1' when q="0101100101010100" else</p><p>　　'1' when q="0101100101010110" else</p><p>　　'1' when q="0101100101011000" else</p><p

60、><b>　　'0';</b></p><p>　　s1k<='1' when q="0000000000000000" else</p><p><b>　　'0';</b></p><p>　　end block hring;</p&

61、gt;<p>　　sig500<=s500;</p><p>　　sig1k<=s1k;</p><p><b>　　end a;</b></p><p><b>　　生成器件：</b></p><p><b>　　鬧鐘報(bào)時(shí)系統(tǒng)：</b></p&

62、gt;<p><b>　　模塊說明：</b></p><p>　　由于clk的頻率為1024hz，所以可以定義一個(gè)std_logic_vector(9 downto 0),使它不停地從0000000000加到1111111111然后又返回0000000000，由于最低位在clk脈沖到來時(shí)從0變?yōu)?，然后又在下一個(gè)脈沖變回0,因此最低位的時(shí)鐘周期為clk的時(shí)鐘周期的兩倍，它的頻率

63、就為clk頻率的確1/2即512hz。同理，次高位的頻率就為clk頻率的1/2 * 1/2 = 1/4，用這種方法就可以得到各種能整除1024的頻率，從而實(shí)現(xiàn)分頻。</p><p><b>　?。?）二路選擇器</b></p><p><b>　　源程序：</b></p><p>　　LIBRARY IEEE;</p

64、><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY mux21 IS</p><p>　　PORT ( a , b ,s: IN STD_LOGIC ;</p><p>　　y : OUT STD_LOGIC );</p><p>　　END ENTITY mux21

65、;</p><p>　　ARCHITECTURE one OF mux21 IS</p><p><b>　　BEGIN</b></p><p>　　PROCESS(a,b,s)</p><p><b>　　BEGIN</b></p><p>　　IF s = '0&

66、#39; THEN</p><p>　　y<=a; ELSE</p><p><b>　　y<=b;</b></p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p>　　END ARCHITECTURE