多路彩燈控制器 課程設(shè)計(jì)

1、<p>　　《CPLD/FPGA應(yīng)用設(shè)計(jì)》 課程設(shè)計(jì)</p><p>　　設(shè)計(jì)題目： 多路彩燈控制器 </p><p>　　專業(yè)班級(jí)： &

2、lt;/p><p>　　姓 名： </p><p>　　學(xué) 號(hào)： </p><p>　　同 組 人： </p><p>　　指導(dǎo)教師：

3、 </p><p><b>　　課程設(shè)計(jì)任務(wù)</b></p><p>　　注：1.課程設(shè)計(jì)完成后，學(xué)生提交的歸檔文件應(yīng)按照：封面—任務(wù)書—說(shuō)明書—圖紙的順序進(jìn)行裝訂上交（大張圖紙不必裝訂）</p><p>　　2.可根據(jù)實(shí)際內(nèi)容需要續(xù)表，但應(yīng)保持原格式不變。</p><p>　　指導(dǎo)教師簽名：

4、 日期： 2013/5/27 </p><p><b>　　一、實(shí)驗(yàn)?zāi)康?lt;/b></p><p>　　設(shè)計(jì)一個(gè)8路彩燈控制器，8種花形循環(huán)變化，由漸亮到漸暗。有清0開(kāi)關(guān)，并且可以選擇快慢2種節(jié)拍。</p><p><b>　　二、實(shí)驗(yàn)原理</b></p>

5、<p>　　根據(jù)系統(tǒng)設(shè)計(jì)要求可知，整個(gè)系統(tǒng)共有3個(gè)輸入信號(hào)：控制彩燈節(jié)奏快慢的基準(zhǔn)時(shí)鐘信號(hào)CLK-IN，系統(tǒng)清0信號(hào)CLR，彩燈節(jié)奏快慢選擇開(kāi)關(guān)CJOSE-KEY；共有8個(gè)輸出信號(hào)LED，分別用于控制8路彩燈。</p><p>　　據(jù)此，可將整個(gè)彩燈控制器CDKZQ分為3大部分：時(shí)序控制模塊SXKZ，產(chǎn)生節(jié)奏控制信號(hào)，設(shè)計(jì)方案選擇產(chǎn)生基準(zhǔn)時(shí)鐘頻率1/4和1/8的時(shí)鐘信號(hào)來(lái)改變節(jié)奏；顯示控制模塊XSKZ

6、，生成變化的花形信號(hào)，8種花形循環(huán)；頂層模塊caideng，用來(lái)聯(lián)系時(shí)序控制模塊和顯示控制模塊。</p><p><b>　　三、實(shí)驗(yàn)設(shè)備</b></p><p>　　裝有ispDesignEXPERT System的計(jì)算機(jī)一臺(tái)、實(shí)驗(yàn)電路板和連線一套</p><p><b>　　四．實(shí)驗(yàn)程序</b></p>

7、<p>　　library IEEE;</p><p>　　use IEEE.STD_LOGIC_1164.ALL;</p><p>　　use IEEE.STD_LOGIC_ARITH.ALL;</p><p>　　use IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　---- Uncomment

8、the following library declaration if instantiating</p><p>　　---- any Xilinx primitives in this code.</p><p>　　--library UNISIM;</p><p>　　--use UNISIM.VComponents.all;</p><

9、;p>　　entity caideng is</p><p>　　port( clk: in std_logic;</p><p>　　clr: in std_logic;</p><p>　　led: out std_logic_vector( 7 downto 0));</p><p>　　end caideng;</p>

10、;<p>　　architecture Behave of caideng is</p><p>　　signal cnt: std_logic_vector( 3 downto 0);</p><p><b>　　begin</b></p><p>　　process(clr,clk)</p><p>&

11、lt;b>　　begin</b></p><p>　　if clr='0' then </p><p>　　cnt<="0000";</p><p>　　elsif clk'event and clk='1' then </p><p>　　cnt<=

12、cnt+1;</p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　process(cnt)</p><p><b>　　begin</b></p><p>　　case cnt is </p>&

13、lt;p>　　when "0000" => led<="11111111";</p><p>　　when "0001" => led<="10111111";</p><p>　　when "0010" => led<="11011111

14、";</p><p>　　when "0011" => led<="11101111"; </p><p>　　when "0100" => led<="11110111";</p><p>　　when "0101" =>

15、led<="11111011";</p><p>　　when "0110" => led<="11111101";</p><p>　　when "0111" => led<="11111110";</p><p>　　when &qu

16、ot;1000" => led<="00000000";</p><p>　　when "1001" => led<="11111110";</p><p>　　when "1010" => led<="11111101";</p>

17、<p>　　when "1011" => led<="11111011";</p><p>　　when "1100" => led<="11110111";</p><p>　　when "1101" => led<="111011

18、11";</p><p>　　when "1110" => led<="11011111";</p><p>　　when "1111" => led<="10111111";</p><p>　　when others => led<=&q

19、uot;11111111";</p><p><b>　　end case;</b></p><p>　　end process;</p><p>　　end Behave;</p><p><b>　　五．實(shí)驗(yàn)步驟</b></p><p>　　可編程邏輯器件的設(shè)計(jì)

20、流程</p><p><b>　　建立設(shè)計(jì)項(xiàng)目</b></p><p>　　啟動(dòng)：在程序欄中選中Lattice Semiconductor ispEXPERT System下的ispDesignEXPERT System命令，進(jìn)入ispDesignEXPERT System Project Navigator主窗口。左邊為項(xiàng)目源窗口，有一個(gè)默認(rèn)的項(xiàng)目標(biāo)題金和器件，右邊

21、是相應(yīng)源的處理過(guò)程窗口。</p><p>　　創(chuàng)建設(shè)計(jì)項(xiàng)目：在菜單File中選擇New Project,自建設(shè)計(jì)目錄E:\caideng，輸入項(xiàng)目名，并選擇項(xiàng)目類型Schematic/VHDL,保存后項(xiàng)目管理窗口標(biāo)題行顯示新的設(shè)計(jì)項(xiàng)目E:\caideng。</p><p>　　選擇器件：雙擊默認(rèn)器件ispLSI5356VE--165LF256，在Select Device對(duì)話框中選擇isp

22、LSI1 K Device項(xiàng)，在器件目錄中找到并選中器件ispLSI 1016E。</p><p>　　3.VHDL源文件輸入方法</p><p>　　建立項(xiàng)目：首先為設(shè)計(jì)建立新的設(shè)計(jì)項(xiàng)目，注意將項(xiàng)目存放在一獨(dú)立目錄中，項(xiàng)目類型選為Schematic/VHDL.</p><p>　　添加VHDL源文件：從源Source菜單下選擇新建New,然后選擇VHDL Modu

23、le類型，輸入文件名，實(shí)體名和結(jié)構(gòu)體名，其中文件名和實(shí)體名相同，確認(rèn)后進(jìn)入VHDL編輯器。</p><p>　　編輯VHDL源文件：在文本編輯器中，存盤保存源文件。</p><p>　　VHDL源文件的編譯及綜合：選擇工具Tools菜單下的Synplicity Synplify Synthesis,把輸入的半加器VHDL源文件h-adder.vhd添加到綜合器中，單擊RUN按鈕對(duì)VHDL文

24、件進(jìn)行編譯，綜合。若整個(gè)編譯，綜合過(guò)程無(wú)錯(cuò)誤，該窗口在綜合過(guò)程結(jié)束時(shí)自動(dòng)關(guān)閉。若在此過(guò)程中出錯(cuò)，雙擊錯(cuò)誤ERRORS，根據(jù)提示修改并存盤，然后單擊RUN按鈕重新編譯，顯示Done表示通過(guò)。</p><p>　　4. 綜合下載：編譯成功后，插上電路板下載。</p><p>　　引腳鎖定：VHDL實(shí)體的引腳鎖定方法有多種，最直觀簡(jiǎn)單的方法是，在項(xiàng)目管理器的處理過(guò)程窗口中選擇Constraint

25、 Manager,進(jìn)入屬性編輯窗口后，雙擊左側(cè)的輸入，輸出信號(hào)使其進(jìn)入右側(cè)屬性編輯表中，在LOCK上單擊鼠標(biāo)右側(cè)，選擇EDIT，輸入引腳號(hào)，編輯完成后存盤。</p><p>　　下載：選擇工具Tools菜單下的ispDCD，然后掃描，瀏覽，運(yùn)行。</p><p><b>　　六．實(shí)驗(yàn)仿真圖</b></p><p><b>　　仿真波形

26、圖</b></p><p><b>　　綜合編譯成功</b></p><p><b>　　管腳圖</b></p><p><b>　　實(shí)圖</b></p><p>　　六．實(shí)驗(yàn)問(wèn)題討論及實(shí)驗(yàn)感想</p><p>　　在設(shè)計(jì)中要求我要有耐心和毅

27、力，還要細(xì)心，稍有不慎，一個(gè)小小的錯(cuò)誤就會(huì)導(dǎo)致結(jié)果的不正確，而對(duì)錯(cuò)誤的檢查要求我要有足夠的耐心，通過(guò)這次設(shè)計(jì)和設(shè)計(jì)中遇到的問(wèn)題，也積累了一定的經(jīng)驗(yàn)，對(duì)以后從事集成電路設(shè)計(jì)工作會(huì)有一定的幫助。在應(yīng)用VHDL的過(guò)程中讓我真正領(lǐng)會(huì)到了其并行運(yùn)行與其他軟件（C語(yǔ)言）順序執(zhí)行的差別及其在電路設(shè)計(jì)上的優(yōu)越性。用VHDL硬件描述語(yǔ)言的形式來(lái)進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)方便靈活，利用EDA軟件進(jìn)行編譯優(yōu)化仿真極大地減少了電路設(shè)計(jì)時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開(kāi)發(fā)成