課程設(shè)計--多功能數(shù)字鐘的設(shè)計

1、<p>　　EDA設(shè)計二實驗報告</p><p>　作 者:李偉杰學(xué) 號：0910190131</p><p>　學(xué)院(系):自動化學(xué)院</p><p>　專 業(yè):電氣工程及其自動化專業(yè)</p><p>　題 目:多功能數(shù)字鐘的設(shè)計</p><p>　指導(dǎo)老師： 姜萍&l

2、t;/p><p>　同組人： 李翔</p><p>　日期： 2012年3月18日</p><p>　　摘要：基于QuartusII7.0軟件采用模塊化設(shè)計方法設(shè)計一個多功能數(shù)字鐘。結(jié)合所學(xué)過的數(shù)字電路的知識，直接利用各種最基本的數(shù)字邏輯器件通過接線完成數(shù)字鐘的各種基本功能和調(diào)試工作，并進行基本功能的封裝（

3、類似于語言編程中的類和對象）。然后對封裝的各個模塊進行組裝。最終完成數(shù)字鐘的總電路圖，軟件仿真調(diào)試成功后編譯下載至可編程實驗系統(tǒng)中進行硬件測試。整個過程為從下而上的一種編程方式，且直接利用邏輯器件代替VHDL編程語言，更直觀，方便。</p><p>　　關(guān)鍵詞：QuartusII7.0 模塊化 封裝 從下而上 直觀</p><p>　　Abstract: Design a d

4、igital clock with the blocking method on QuartusII7.0.Conbiming the lesson-<digital electronics> we’ve learned last year , use directly different kinds of digital logic devices to enrich the basic function of the

5、digital clock like time , clear , alarm and so on .At the same time ,using the compiling and simulating tools to check whether the diagram is right or not . if it comes no error, pack the circuit files designed as a bloc

6、k called creating a symbol files for current f</p><p>　　Keywords: QuartusII7.0 modularization capsulation From the bottom on intuitive</p><p><b>　　目錄</b></p><p>

7、　　一、設(shè)計內(nèi)容簡介……………………………………………………………………3</p><p>　　二、設(shè)計要求…………………………………………………………………………3</p><p>　　三、方案論證（整體電路設(shè)計原理）………………………………………………3</p><p><b>　　四、子模塊設(shè)計原理</b></p><

8、p>　　脈沖產(chǎn)生電路…………………………………………………………………5</p><p>　　計時電路………………………………………………………………………8</p><p>　　校時和校分電路………………………………………………………………13</p><p>　　清零電路………………………………………………………………………14</p>&l

9、t;p>　　保持電路………………………………………………………………………15</p><p>　　譯碼顯示電路…………………………………………………………………15</p><p>　　整點報時電路…………………………………………………………………19</p><p>　　二選一電路……………………………………………………………………20</p>

10、<p>　　比較電路………………………………………………………………………22</p><p>　　五、總電路圖及工作原理………………………………………………………………25</p><p>　　六、實驗遇到的問題及解決方案……………………………………………………27</p><p>　　七、實驗心得……………………………………………………………………

11、……30</p><p>　　八、參考文獻…………………………………………………………………………31</p><p><b>　　一．實驗內(nèi)容</b></p><p>　　利用QuartusII軟件設(shè)計設(shè)計一個數(shù)字計時器，可以完成00:00:00到23:59:59的計時功能，并在控制電路的作用下具有保持、清零、快速校時、快速校分、整點報時等功

12、能。并下載到SmartSOPC實驗系統(tǒng)中。</p><p><b>　　二．實驗要求</b></p><p><b>　　(1)基本要求:</b></p><p>　　1、能進行正常的時、分、秒計時功能；</p><p>　　2、分別由六個數(shù)碼管顯示時分秒的計時；</p><p&

13、gt;　　3、 K1是系統(tǒng)的使能開關(guān)（K1=0正常工作，K1=1時鐘保持不變）；</p><p>　　4、 K2是系統(tǒng)的清零開關(guān)（K2=0正常工作，K2=1時鐘的分、秒全清零）；</p><p>　　5、 K3是系統(tǒng)的校分開關(guān)（K3=0正常工作，K3=1時可以快速校分）；</p><p>　　6、 K4是系統(tǒng)的校時開關(guān)（K4=0正常工作，K4=1時可以快速校時）；&

14、lt;/p><p><b>　　(2)提高要求：</b></p><p>　　1、使時鐘具有整點報時功能（當(dāng)時鐘計到59’53”時開始</p><p>　　報時，在59’53”, 59’55”,59’57” 時報時頻率為512Hz,</p><p>　　59’59”時報時頻率為1KHz, ）</p><p

15、>　　2、鬧鐘功能（可設(shè)定時間）</p><p>　　三、方案論證——總電路的設(shè)計原理</p><p>　　下圖是加入附加功能-鬧鐘的總體原理圖。其中</p><p>　　計時電路已經(jīng)封裝了時，分，秒各位的計數(shù)和進位功能。可以完成正常的計數(shù)——從00:00:00到23:59:59，是數(shù)字鐘的核心。由兩個模60和一個模24的計數(shù)器組合完成。當(dāng)輸入1Hz的脈沖時，

16、秒計數(shù)器開始計時，同時輸出當(dāng)前的數(shù)值，當(dāng)計數(shù)到59時，再收到一個脈沖就產(chǎn)生進位到分計數(shù)器的信號輸入端，同時數(shù)值返回到00重新開始計數(shù)，同樣，當(dāng)分計數(shù)器走到59時，產(chǎn)生進位信號到時的計數(shù)器。這樣就完成了從00,00,00到23,59,59的一個計數(shù)歷程，是以個完整的周期。</p><p>　　脈沖發(fā)生電路：以48MHz為輸入進行分頻，其中為1000*1000，非1024*1024，本次實驗中采用了兩種方案設(shè)計了分頻

17、電路，分別都產(chǎn)生了1Hz，1KHz,500Hz的脈沖信號，但占空比不同，一個大概為30%到40%，另一個則很低，故第二個脈沖不夠穩(wěn)定。第一個的缺點在于不夠精確。詳細情況將在分模塊設(shè)計和錯誤分析中進行討論。</p><p>　　譯碼電路：通過一片7447利用動態(tài)顯示進行譯碼，將計時電路的數(shù)值顯示到6個7段數(shù)碼管上，動態(tài)顯示說到底利用的就是人眼的視覺惰性，在閃爍頻率很高時人眼便感覺不到閃爍。利用這個原理可以使幾個數(shù)碼

18、管以比較高的頻率進行輪流顯示，這樣人眼就以為6個數(shù)碼管都在顯示了。</p><p>　　報時電路就是利用計時的輸出端結(jié)果通過邏輯運算得出59’53”, 59’55”, 59’57” 和59’59”的信號區(qū)別其他時刻，從而輸出交流信號使蜂鳴器工作。</p><p>　　校分校時和清零電路可集成在計時電路中。</p><p>　　二選一電路主要完成兩個計時模塊之間的顯示

19、切換功能，輸入開關(guān)撥到1顯示正常計時，撥到0則顯示鬧鐘界面。</p><p>　　比較電路：比較兩個計時模塊中的數(shù)值是否相同，若相同，則輸出一個高電平驅(qū)動蜂鳴器，不同則輸出低電平。以此完成鬧鐘的功能。</p><p>　　四，分模塊的原理設(shè)計</p><p><b>　　脈沖電路</b></p><p>　　系統(tǒng)輸入為4

20、8MHz，需要產(chǎn)生1Hz，500Hz，1kHz的頻率，采用如下分頻設(shè)計：</p><p>　　這樣就可以產(chǎn)生需要的頻率，且實驗中調(diào)試通過，但是在加入鬧鐘設(shè)計后，總電路發(fā)生計時錯誤，排除其他封裝完成后模塊的錯誤，猜測可能是該脈沖電路不夠穩(wěn)定，占空比比例懸殊所致。然后提出以下的該進方案，將占空比大幅升高，接近10%-20%，但是頻率誤差較大。大概方案如下：將M當(dāng)做1024*1024設(shè)計，這樣預(yù)定的1Hz將變成（100

21、0/1024）2*1Hz≈0.95Hz，但不影響數(shù)字鐘的邏輯功能，調(diào)試時可以接受，詳細情況將在后面實驗中遇到的問題這一塊詳加敘述，方案如下：</p><p>　　這樣得到的脈沖優(yōu)點是基于觸發(fā)器2分頻電路，使占空比盡可能接近50%，較為穩(wěn)定。最后組合調(diào)試中也將不像之前一樣出現(xiàn)不在理論設(shè)計之外的錯誤，證明該電路的確優(yōu)于之前的計數(shù)器分頻電路。</p><p><b>　　各分頻電路如下

22、：</b></p><p>　?。ˋ）．8和16分頻電路：</p><p>　　分別利用3個和4個JK觸發(fā)器進行分頻。（芯片74276），仿真波形：</p><p><b>　?。?分頻）</b></p><p>　　（16分頻） 16分頻波形</p>

23、<p>　　由波形見占空比確為50%</p><p><b>　?。˙）64分頻電路</b></p><p>　　由兩個8分頻串聯(lián)而成。如圖：（8分頻已封裝）</p><p><b>　?。–）6分頻電路</b></p><p>　　采用計數(shù)器完成，因為6=2*3,3無法繼續(xù)分割。原理如

24、下圖：</p><p>　　利用74160計數(shù)器，當(dāng)0101（5）時通過74160的置數(shù)端LDN進行置數(shù)0000，從而完成一個模6 的循環(huán)。過程如下：0000-0001-0010-0011-0100-0101-0000。</p><p><b>　　波形：</b></p><p>　　將以上各種分頻電路進行組合得到總的脈沖電路：</p&g

25、t;<p>　　由于頻率輸出的數(shù)量級相差過大，觀察有困難，但圖中可見1Khz與512Hz頻率近似成2倍關(guān)系，這一定程度上也說明了仿真成功，而后的硬件調(diào)試中證明了這一電路的可行性。</p><p>　　左圖為封裝好的脈沖產(chǎn)生電路</p><p>　　輸入輸出功能描述易見，不多加說明</p><p><b>　　計時電路</b><

26、;/p><p>　　時鐘能夠產(chǎn)生時間前進是對秒脈沖計數(shù)產(chǎn)生形成的，為了形成時分秒，需要對秒進位信號進行計數(shù)從而產(chǎn)生分，對分進位信號進行計數(shù)產(chǎn)生時信號。秒和分均為60進制，時為24進制，所以需要有模60和模24計數(shù)器。</p><p><b>　　模60計數(shù)器：</b></p><p>　　原理如下圖所示,主要由兩個74160計數(shù)器完成0~59的計數(shù)

27、，74160是BCD碼計數(shù)，故其中個位計數(shù)器不需大改動，只是當(dāng)計數(shù)到9時產(chǎn)生進位給十位的計數(shù)器，使之計數(shù)，當(dāng)十位記到5時如果再接受到一個脈沖信號則進行置數(shù)0000，同時個位到9時產(chǎn)生一個總的進位信號作為外部輸出，這樣就完成了一個模60循環(huán)，這里需要注意74160是同步置數(shù)，所以置數(shù)端應(yīng)取SL[0]、SL[3]、SH[0]、SH[0]，否則就會變成模61計數(shù)器。圖中，前一個74160為個位，后一個為十位，每當(dāng)個位計數(shù)到1001時， 由0變

28、為1，將十位的 置位，十位的74160計1，當(dāng)十位的計數(shù)到5（0101），個位的計數(shù)到9（1001）時，正好是60，此時置位兩個計數(shù)器，重新由0開始，這樣就完成了模60計數(shù)。74160置位端 低電平有效，因此將59時個位端 ,十位端通過與非門之后送入信號。在0~59之間時，LDN =1，無效；59時，LDN =0，計數(shù)器將被置位為0。</p><p>　　左圖是模60計數(shù)器封裝后的模塊，</p>

29、<p>　　說明：CLK：計數(shù)脈沖輸入；</p><p>　　CLRN：清零輸入，低電平有效；</p><p>　　RCO：進位輸出端，進位輸出為0，正常輸出時狀態(tài)為1</p><p>　　SH[0..3]：十位輸出，TH[3],TH[2],TH[1],TH[0].</p><p>　　SL[0..3]：個位輸出，TL[3],TL[

30、2],TL[1],TL[0].</p><p><b>　　仿真波形：</b></p><p>　　圖（1）為9到10的進位，正確。</p><p>　　圖（2）為59到00的進位，可見進位端RCO正確且循環(huán)也正確。</p><p><b>　　模24計數(shù)器</b></p><p

31、>　　原理與模60差不多，由兩個74160BCD碼計數(shù)器構(gòu)成，個位到9后進位，十位進到2且個位為3時輸出置數(shù)信號，使計數(shù)器回到0000重新開始，以此循環(huán)。另外清零端連接外部輸入。電路原理圖如下：</p><p><b>　　仿真波形：</b></p><p>　　波形可見，仿真結(jié)果滿足要求。</p><p><b>　　封裝電路

32、圖：</b></p><p><b>　　說明：</b></p><p>　　CLK：計數(shù)脈沖輸入；</p><p>　　EN：使能端，為1時模塊工作</p><p>　　HH：時的十位輸出，HH[3],HH[2],HH[1]，HH[0]；</p><p>　　HL：時的個位輸出，HL

33、[3],HL[2],HL[1],HL[0]；</p><p><b>　　總計時器</b></p><p>　　如圖,將兩個模60和一個模24進行邏輯組合，</p><p>　　這里秒的進位信號與校分信號相或非后連接到分的使能端，加或非門而不是或門的目的是使上邊沿信號延時一秒，否則當(dāng)秒為59時，分就立即進位，產(chǎn)生錯誤。</p>&

34、lt;p>　　原來為上邊沿在59處，進位錯誤，</p><p>　　加入非門后上邊沿在00處，產(chǎn)生正確進位。</p><p>　　正確的秒到分進位應(yīng)該如下圖所示：</p><p>　　另外，小時的進位由時和分共同作用，當(dāng)且到59’59”時才計一次數(shù)，也就是秒和分的模塊都產(chǎn)生59進位。將兩個信號相與在與校分相或輸入到模24的使能端。而模24計數(shù)器的CLK端保持輸

35、入1Hz，這時只要EN端一跳變，計數(shù)器就加一。</p><p><b>　　封裝后的模塊圖：</b></p><p><b>　　說明：</b></p><p><b>　　CLK：秒脈沖輸入</b></p><p>　　Jiaoshi：校時</p><p&

36、gt;　　Jiaofen：校分</p><p>　　CLRN：清零端（低電位有效）</p><p>　　EN：使能端（高電位有效）</p><p><b>　　校時電路和校分電路</b></p><p>　　校時電路和校分電路已集成在總計數(shù)模塊中，原理如下：</p><p>　　校時電路：當(dāng)校時輸

37、入端為0時，模24計數(shù)器的使能端由a，b兩個信號源決定，也即分和秒的進位端，這時當(dāng)59’59”時a*b=1，EN端為高電平，CLK來一個邊沿脈沖時，模24計數(shù)器進位正常計數(shù)。</p><p>　　當(dāng)校時輸入端為1時，模24計數(shù)器的使能端始終為高電平，而他的CLK端連接的是1HZ的脈沖信號，所以此時模24計數(shù)器以1HZ的頻率進行計數(shù)，這樣就達到了快速校時的目的。</p><p>　　校分電路

38、：校分電路與校時電路工作原理略有差別，輸入的信號不是連接在EN端，而是在CLK端口，EN端保持始終有效。當(dāng)校分輸入端為1時，與門inst5輸出為1Hz的脈沖，然后通過或門輸入到分計數(shù)器的CLK端，從而分計數(shù)器以1Hz的頻率開始計數(shù)，也即快速校分功能，當(dāng)校分輸入端為0時，與門inst5輸出始終為0，這時當(dāng)且僅當(dāng)秒計數(shù)器有進位時，分計數(shù)器的CLK端才有信號輸入，這種情況下正常工作。</p><p><b>

39、　　仿真波形：</b></p><p>　　確見分和時與秒一同開始計數(shù)。</p><p><b>　　清零電路</b></p><p>　　同樣封裝在總計時電路中，直接利用模塊的清零端工作，為0時對計數(shù)器進行清零。</p><p><b>　　仿真圖形：</b></p>&

40、lt;p>　　當(dāng)CLRN為0時，分和秒全為0000，仿真正確。</p><p><b>　　保持功能</b></p><p>　　利用總計數(shù)模塊中的EN端，當(dāng)EN端為1時，計數(shù)器收到秒脈沖正常工作計數(shù)，當(dāng)EN端為0時，計數(shù)器停止計數(shù)，但保持剛才所計到的數(shù)值，等EN端恢復(fù)到1時，從剛才所停的數(shù)繼續(xù)計數(shù)，即保持功能。仿真時所得結(jié)果與預(yù)想的一樣。</p>

41、<p><b>　?。?）譯碼顯示電路</b></p><p><b>　　原理圖如下：</b></p><p>　　主要由24選4 數(shù)據(jù)選擇器，計數(shù)器，38譯碼器和一塊7447顯示譯碼器完成動態(tài)顯示功能。計數(shù)器為模6 計數(shù)器，但由于CLK2頻率很高，為了方便，直接采用模8也可，忽略最后兩個狀態(tài)。工作原理為，當(dāng)計數(shù)器輸出0時，24MU

42、X4模塊輸出SL的信號到7447顯示譯碼器，同時38譯碼器的輸出端DIG0為低電平，其余為高電平，這樣就使0號7段數(shù)碼管有效輸出SL的數(shù)字，其余無效不亮，同理使同樣，當(dāng)計數(shù)器輸出為1時，同理使第二個七段數(shù)碼管顯示SH的數(shù)字，以此循環(huán)下去，當(dāng)計數(shù)頻率很高時，6個數(shù)碼管的顯示切換頻率亦非常高，由于人眼的惰性，便看上去像是都在顯示一般。</p><p>　　(a)24MUX4選擇器</p><p&g

43、t;　　如圖，通過4片74151數(shù)據(jù)選擇器組合而成，A[0..2]作為四個選擇器的共同選擇端口，由外部輸入。當(dāng)A[0..2]輸入變化時，輸出分別為右圖所示。從而完成24MUX4的功能。其中狀態(tài)110和111產(chǎn)生的信號可以忽略，不影響顯示。</p><p><b>　　封裝完成后：</b></p><p>　　仿真波形過多，此處不一一列舉。</p><

44、;p><b>　?。╞）顯示總電路</b></p><p>　　上圖是譯碼顯示的電路圖，仿真波形如下：</p><p>　　當(dāng)選中第一 </p><p>

45、;<b>　　個數(shù)碼管時，</b></p><p><b>　　對應(yīng)數(shù)碼管</b></p><p>　　的顯示為0. </p><p><b>　　可見仿真正確。</b></p><p><b>　　封裝后的

46、電路圖為：</b></p><p><b>　　說明：</b></p><p>　　SL[0..3]：秒個位</p><p>　　SH[0..3]：秒十位</p><p>　　ML[0..3]：分個位</p><p>　　MH[0..3]：分十位</p><p>

47、;　　HL[0..3]：時個位</p><p>　　HH[0..3]：時十位</p><p>　　CLK：計數(shù)脈沖，頻率應(yīng)比較高</p><p>　　Abcdefg：七段數(shù)碼管的輸出</p><p>　　0N—5N：6個數(shù)碼管的使能控制</p><p><b>　?。?）報時電路</b></

48、p><p>　　按照要求，在59’53”時開始報時，在59’53”, 59’55”,59’57” 時報時頻率為512Hz,59’59”時報時頻率為1KHz。實驗圖中時分秒對應(yīng)的符號如下表：</p><p>　　對應(yīng)上圖中的邏輯關(guān)系可知MH[0]、MH[2]、ML[0]、ML[3]、SH[0]、SH[2]相與，即代表59’5x”。而后SL[2]*SL[1]+SL[0]代表3”、5”、7”的邏輯關(guān)

49、系。SL[0]* SL[3]代表9”這些分別與脈沖信號與后再通過一個或門。這樣就可滿足設(shè)計要求。下面是電路圖：</p><p><b>　　封裝的電路圖：</b></p><p><b>　　說明：</b></p><p>　　SL[0..3]：秒個位</p><p>　　SH[0.2]：秒十位&l

50、t;/p><p>　　ML[0.3]：分個位</p><p>　　MH[0.2]：分十位</p><p><b>　　500HZ：脈沖</b></p><p><b>　　1KHz：脈沖</b></p><p>　　Fengming：輸出給蜂鳴器的脈沖信號。</p>

51、<p><b>　　（8）二選一電路</b></p><p>　　加入鬧鐘功能后需要顯示的切換，利用一個高低電平來選擇顯示正常計數(shù)界面還是鬧鐘界面。</p><p><b>　　單端口二選一</b></p><p>　　如圖，當(dāng)xuan端口輸入為1時，5號與門選通，輸出IN-1到7號或門，而此時6號與門的一個輸

52、入口連接的是xuan端口的非，所以輸出恒為0.所以最后OUT的輸出為IN-1.反之，當(dāng)xuan端口輸入為0時輸出IN-2。</p><p><b>　　仿真波形：</b></p><p><b>　　封裝后電路圖：</b></p><p><b>　　說明：</b></p><p&

53、gt;　　單端口的二選一電路。</p><p><b>　　多端口選擇</b></p><p>　　利用剛才封裝好的單端口電路組合成對24+24個輸入口進行統(tǒng)一選擇的多端口選擇電路。當(dāng)xuan端為0時選擇1號的24個輸入將其輸出，當(dāng)xuan端為1時選擇2號的24個輸入端將其輸出。</p><p><b>　　封裝后電路圖為：</

54、b></p><p>　　當(dāng)xuanze端為1時輸出2號的24個端口</p><p>　　當(dāng)xuanze端為0時輸出1號的24個端口</p><p><b>　　仿真波形：</b></p><p>　　圖中可見：仿真時將1號口的輸入全部置1,2號口全部置0，這樣予以區(qū)分，當(dāng)xuan端為0時輸出的全為1，即輸出的是1

55、號口，當(dāng)xuan端為1時輸出的全為0，即輸出的是2號口。符合設(shè)計要求。</p><p><b>　　（9）比較電路</b></p><p>　　用于鬧鐘的蜂鳴功能，比較鬧鐘中存放的數(shù)與計時模塊中是否相同，若相同，則輸出一個高電平用以驅(qū)動蜂鳴器，若不同，則輸出一個低電平，蜂鳴器不發(fā)聲。這樣就設(shè)計完成了鬧鐘的功能。</p><p>　　對兩個計數(shù)模

56、塊的對應(yīng)輸出端進行異或非門的處理，即相同出一，不同出零。這樣就可判斷對應(yīng)輸出端是否都相同。而后對所有異或非門的出口進行邏輯與運算，這樣的話即使只有一對輸入口不一致，最終輸出的也是0，必須全部一致才能輸出1.如上處理完成所要求的功能。</p><p><b>　　仿真波形圖：</b></p><p>　　易見，仿真波形中HH1和HH2相同時（即1號口和2號口一致），OU

57、T為1.當(dāng)仿真波形中將HH1改變時（即1號口和2號口不一致），OUT為0.滿足設(shè)計要求。故仿真正確。</p><p><b>　　封裝電路：</b></p><p><b>　　說明：</b></p><p>　　全部端口都對應(yīng)相同時OUT為1，不同OUT為0.</p><p><b>　

58、　五．總電路圖</b></p><p><b>　　原理如下：</b></p><p>　　脈沖輸入后進行分頻產(chǎn)生1Hz，256Hz，512Hz和1KHz的脈沖，其中1Hz的脈沖用以驅(qū)動兩個計數(shù)器進行00.00.00到23.59.59計數(shù)，兩個計時器的輸出端連接到24+24的選擇電路，通過選擇模塊的輸入選項將計數(shù)器1或是計數(shù)器2(鬧鐘)的輸出傳遞到顯示模塊

59、。同時，兩個計時器上封裝有校分，校時，清零等功能，只要分別撥動對應(yīng)的開關(guān)，產(chǎn)生不同的電位，高低電位間接的作用在74160計數(shù)器的EN端或清零端，即可完成模塊的校時，教分等功能。另外，整點報時電路的輸入有計時器1提供，當(dāng)計數(shù)器1計到23.59’53”，55”，57”時，報時電路輸出512Hz頻信號驅(qū)動蜂鳴器發(fā)聲，當(dāng)59”時報時電路輸出1KHz的頻率驅(qū)動蜂鳴器，完成整點報時功能。比較電路也不間斷的比較兩個計時模塊的輸出是否相同，一旦兩個模塊

60、一致時輸出一個高電平，然后與脈沖電路提供的256Hz信號相與后送到蜂鳴器，使之工作發(fā)聲，從而完成鬧鐘功能。以上為總電路的大致工作流程。</p><p><b>　　封裝后的電路圖：</b></p><p>　　從封裝后的電路圖看，總電路圖共有9個輸入，其中8個是利用開關(guān)撥動產(chǎn)生高或低電平來實現(xiàn)功能切換的，另外一個端口輸入48MHz的脈沖，不作改變，輸出有14個端口，a

61、到g為七段數(shù)碼管七個顯示段。0N到5N連接六個七段管的使能端，用于動態(tài)顯示的工作。Fengming輸出至FPGA的蜂鳴器端，用以放音。</p><p><b>　　管腳分配如下表：</b></p><p>　　六．實驗中遇到的問題及解決方案</p><p>　　（1）在軟件不熟悉時經(jīng)常出現(xiàn)編譯錯誤的問題：</p><p>

62、;　　原因是文件未置頂，一些輸入輸出元件的錯誤連線以及命名問題，還有就是仿真時的End Time問題，對時限要求高的需要在edit中改動End Time。軟件熟悉后這些問題基本得到解決并且很少出現(xiàn)編譯錯誤的問題。</p><p>　?。?）在計時模塊中的進位問題：</p><p>　　一開始采用如下圖的進位設(shè)計：</p><p>　　然后仿真時只觀察了前一些進位，發(fā)

63、現(xiàn)正確，但后來下載到板子上觀察時發(fā)現(xiàn)錯誤，59’58”跳變到59”的時候，Hour就跳變?yōu)?了，發(fā)生進位錯誤。在仿真觀察時的確有此問題，如右圖。</p><p>　　后對進位的實現(xiàn)進行了改進，不利用clk來作進位的接受端，而是接在EN端，CLK端接1Hz的脈沖，當(dāng)有進位時EN端才有效，接受脈沖。改進后的電路圖如下：</p><p>　　這次依舊有存在剛才的問題，而且當(dāng)記到59’時，Hour

64、不斷的進行進位，對此又做如下改動：</p><p>　　將小時的進位在加上59秒的的要求，這樣解決了小時位在59分時不停進位的問題。最后，對于58”就產(chǎn)生小時進位的問題進行了深入分析發(fā)現(xiàn)問題在于邊沿跳變的問題，一開始的工作電路產(chǎn)生 的跳變，而74160接受的是上邊沿，故在58秒到59秒時產(chǎn)生了錯誤的跳變，改進方案是將進位的或門改為非門，這樣跳變就變成了， 相當(dāng)于將上邊沿推后了一秒，修改后在進

65、行仿真，發(fā)現(xiàn)滿足了設(shè)計的進位要求。如下圖：</p><p>　　59’59”時再跳變到00’00”并小時進位。</p><p><b>　　（3）脈沖不穩(wěn)定</b></p><p>　　在原來的電路設(shè)計采用如下圖的脈沖設(shè)計，并在基礎(chǔ)電路中仿真和下載模擬中正確，但是在加入了鬧鐘的附加功能后，原來封裝好的模塊出現(xiàn)工作不正?，F(xiàn)象，反復(fù)檢查無誤后詢問老

66、師，回復(fù)是脈沖電路不理想，而后著手對脈沖電路進行改進設(shè)計，猜測不穩(wěn)定的原因可能是占空比的問題，原來方案的占空比極低，然而48MHz中的M是1000*1000，而非1024*1024，故最多只能產(chǎn)生8*125*8*125中的64作為2分頻?？紤]到實驗的主要目的是鬧鐘各功能的邏輯模擬。對脈沖精度要求不高，故得出如下方案。</p><p>　　其中將M看成是1024*1024，這樣原來的1Hz將變成（1000/1024

67、）2*1Hz≈0.95Hz，但不影響實驗的邏輯結(jié)果和仿真觀察，而且大大提高了脈沖信號的占空比，除6分頻電路外，其他模塊的占空比均為50%。最后對脈沖作如此的改進后替換原來的脈沖電路，進行下載觀察時排出了剛才的錯誤，鬧鐘正常工作。</p><p><b>　　七．實驗心得</b></p><p>　　這次實驗進行過程中發(fā)現(xiàn)了自己對電子電路的設(shè)計及仿真中存在不少問題，通過

68、這次實驗，我學(xué)到了一些簡單的電子系統(tǒng)設(shè)計方面的知識。</p><p>　　一開始設(shè)計基本功能電路的各模塊時我們進展得很順利。但是，在模塊中的詳細設(shè)計時遇到了不少問題，比如計時模塊中的進位問題，我一開始沒有考慮清楚同步置數(shù)和異步置數(shù)的問題，導(dǎo)致模擬時沒有意識到電路中存在的問題而出現(xiàn)了錯誤，后來仔細琢磨后弄清楚了74160芯片的各功能后對電路做了改進后才達到設(shè)計要求，同時在別的組遇到了相同問題后也將自己的看法告訴了他

69、們并得到了肯定。在進行附加功能擴展時，想加入了鬧鈴功能，但不知道如何能將設(shè)定的數(shù)作保存功能，后經(jīng)老師提點后豁然開朗，開始著手設(shè)計，很快就將所要用到的模塊全部設(shè)計完成。但沒想到的是總電路加入了鬧鐘功能后連基本的進位都有問題了。這是剛才未加入時下載模擬中未出現(xiàn)的且剛才的電路已經(jīng)封裝好了，不應(yīng)該發(fā)生的錯誤。兩人研究了很長時間也沒能發(fā)現(xiàn)問題所在。后來就懷疑是硬件出現(xiàn)了問題，但是把我們的程序下到其他機器上進行硬件測試時，問題還是存在，所以就肯定電

70、路設(shè)計的某些地方有錯誤，但就是無從下手。詢問老師后才知道是脈沖不穩(wěn)定所引起的，最后成功改進了脈沖，使電路正常工作。 </p><p>　　這次實驗過程中得到如下的啟示：</p><p>　　1、系統(tǒng)設(shè)計進要有框架意識，不可毫無目的就動手去做，比如在分模塊設(shè)計時，要明確需要哪些作為輸入和哪些作為輸出，這樣才能正確封裝出需要的模塊；</p><p>　　2、實驗中對每一

71、個細節(jié)部分都要全面思考，尤其是對最基本的東西，不能一知半解，這樣可能會造成很大錯誤；</p><p>　　3、數(shù)字電路的理論分析要結(jié)合時序圖，注意上邊沿和下邊沿的工作問題；</p><p>　　4、對于數(shù)字邏輯芯片，要考慮同步和異步的問題；</p><p>　　5、遇到意料外的問題，不可急躁，要仔細推敲思考，不可擅作改動，要有針對性的修改，如果表層未發(fā)現(xiàn)問題，應(yīng)追根