基于fpga的多路數(shù)據(jù)采集系統(tǒng)設(shè)計

1、1草魚基于FPGA的多路數(shù)據(jù)采集系統(tǒng)的設(shè)計草魚設(shè)計題目草魚基于FPGA的多路數(shù)據(jù)采集系統(tǒng)的設(shè)計草魚草魚設(shè)計要求草魚介紹了一種基于FPGA的多路數(shù)據(jù)采集系統(tǒng)的設(shè)計方案，鯉魚描述了系統(tǒng)的主要組成及FPGA的實(shí)現(xiàn)方法，鯉魚并用VHDL語言設(shè)計的狀態(tài)機(jī)在QuanusⅡ發(fā)軟件中進(jìn)行真。草魚該系統(tǒng)在通用數(shù)據(jù)采集系統(tǒng)的基礎(chǔ)上，鯉魚增加數(shù)據(jù)編碼模塊，鯉魚將多路數(shù)據(jù)組合為一路進(jìn)行存儲；pk采用批處理數(shù)據(jù)方式，鯉魚減少數(shù)據(jù)編碼次數(shù)，鯉魚加快數(shù)據(jù)處理速度。草

2、魚草魚草魚設(shè)計作用及目的草魚針對基于FPGA的數(shù)據(jù)采集系統(tǒng)設(shè)計的要求，鯉魚先對EDA技術(shù)和VHDL語言進(jìn)行學(xué)習(xí)，鯉魚然后研究數(shù)據(jù)采集中的關(guān)鍵問題，鯉魚并且實(shí)現(xiàn)用FPGA控制數(shù)據(jù)采集系統(tǒng)地設(shè)計。草魚草魚草魚設(shè)計所用設(shè)備及軟件草魚嵌入式處理器、pkFPGA軟件、pk有QuanusⅡ仿真軟件的計算機(jī)草魚草魚五、pk系統(tǒng)設(shè)計草魚5.1系統(tǒng)總體設(shè)計及原理草魚系統(tǒng)的總體結(jié)構(gòu)如圖51所示。草魚在符合奈奎斯特采樣定理的條件下，鯉魚外界的模擬信號頻率要小

3、于采樣模塊采樣頻率的12。草魚如果還有高頻分量的話，鯉魚可以讓外界的模擬信號經(jīng)過一個低通濾波器濾除高頻分量后輸入到AD轉(zhuǎn)換芯片TLC5510中[1]。草魚經(jīng)過AD轉(zhuǎn)換器后不僅時間離散化了，鯉魚而且幅度也離散化，鯉魚即x(n)。草魚由FPGA中的采樣控制器控制TLC5510的采樣，鯉魚將采集到的信號鎖存在FPGA的內(nèi)部存儲器RAM中，鯉魚然后控制RAM中的數(shù)據(jù)輸出到DA轉(zhuǎn)換器，鯉魚DA轉(zhuǎn)換器每隔一個時鐘取出一次y(n)，鯉魚隨之在DA轉(zhuǎn)換

4、器的保持電路中將數(shù)字信號轉(zhuǎn)換為模擬信號，鯉魚這些信號在時間點(diǎn)上的幅度應(yīng)等于序列y(n)中相應(yīng)數(shù)碼所代表的數(shù)值大小。草魚若最后輸出的信號具有不符合條件的高頻分量，鯉魚則還要通過一個模擬濾波器，鯉魚濾除不需要的高頻分量，鯉魚平滑成所需的模擬輸出信號y(t)，鯉魚以完成信號的采集。草魚根據(jù)FPGA在系統(tǒng)中的功能，鯉魚可將其模塊分為AD采樣控制模塊、pk數(shù)據(jù)存儲模塊和DA控制3D1～D8:數(shù)據(jù)輸出端口。草魚D1為數(shù)據(jù)最低位，鯉魚D8位最高位；p

5、k草魚OE：pk輸出使能端。草魚當(dāng)OE位低時，鯉魚D1～D8數(shù)據(jù)有效；pk因?yàn)橄到y(tǒng)中D1～D8端口的數(shù)據(jù)在整個仿真過程中都有效，鯉魚所有OE始終設(shè)置為低電平；pk草魚草魚VDDA：pk模擬電路工作電源；pk草魚VDDD：pk數(shù)字電路工作電源；pk草魚此系統(tǒng)中使用FPGA來控制AD采樣，鯉魚包括將采得的數(shù)據(jù)存入FIFO（FPGA內(nèi)部FIFO存儲速率可達(dá)10ns），鯉魚整個采樣周期需要4至5個狀態(tài)即可完成。草魚若FPGA的時鐘頻率為100M

6、Hz，鯉魚則從一個狀態(tài)向另一狀態(tài)轉(zhuǎn)換的時間為一個時鐘周期，鯉魚不到單片機(jī)的采樣周期的千分之一。草魚[2]草魚草魚草魚草魚草魚草魚草魚草魚圖53草魚草魚FPGA控制控制TLC5510圖示圖示草魚草魚如圖53所示，鯉魚FPGA控制TLC5510實(shí)現(xiàn)了將模擬信號轉(zhuǎn)換成數(shù)字信號的過程。草魚其中，鯉魚TLC5510轉(zhuǎn)換好的數(shù)據(jù)將存到FPGA的內(nèi)部存儲器中等待處理。草魚草魚TLC5510是以流水線的工作方法進(jìn)行工作。草魚它在每一個周期都啟動一次采樣

7、，鯉魚完成一次采樣；pk每次啟動采樣是在CLK的下降沿進(jìn)行，鯉魚不過采樣轉(zhuǎn)換結(jié)果的輸出在2.5個CLK周期后，鯉魚將送到內(nèi)部數(shù)據(jù)總線上。草魚將輸出延時Tdd計入，鯉魚從采樣到輸出需經(jīng)過2.5TclkTdd。草魚對于需要設(shè)計的從采樣控制器，鯉魚可以認(rèn)為，鯉魚每加一個采樣CLK周期，鯉魚AD就會輸出一個采樣數(shù)據(jù)。草魚在圖54所示的工作時序的控制下，鯉魚當(dāng)?shù)谝粋€時鐘周期的下降沿到來時，鯉魚模擬輸入電壓將被采樣到高比較器塊和低比較器塊，鯉魚高比