電子科技大學空天學院試卷-數(shù)電 復試2012

1、總共 頁 第 頁 總共 頁 第 頁電子科技大學空天院 2012 年研究生復試試卷（考試時間： 至 ，共 小時）課程名稱 考試日期

2、年 月 日 大題 一 二 三 四 五 六 七 八 九 十 總成績成績一、 一、 填空題 填空題（14*3，共 42 分）1、 (16.25)10 = ( )2 = ( )execss-32、 (1010011)GRAY = ( )2 3、 X10 = ?19，則 8 位二進制補碼 [X]補 =（ ） ，[-

3、X]補 =（ ）4、 已知二進制數(shù) A 的補碼表示為 11111001，二進制數(shù) B 的反碼表示為 11010101，則(A?B) 的 8-bit 補碼為（ ） ， （ ）溢出（填有或無） 。5、 如果 ，則 FD ( ) = ( ). ? ? C B A F , , ) 6 , 3 , 1 ( ? ? C B A , , C B A ,

4、 , ?6、 F = ((A+B’)?(A’+C))’ ?A?C+B?C 的反函數(shù)為 F’ = ( )7、 利用移位寄存器產(chǎn)生 00010101 序列，至少需要（ ）級觸發(fā)器。8、 某存儲器芯片的容量為 32K*8 位則其地址碼有（ ）位。要構造 64K*32 位的存儲器，需要（ ）片這樣的芯片。9、 某模為 32 位的二進制減法計數(shù)器，初始狀態(tài)為 00

5、000，則經(jīng)過 2012 個有效計數(shù)脈沖后，計數(shù)器的狀態(tài)為（ ） 。二、 二、 選擇題 選擇題（6*3，共 18 分）1、下列邏輯電路中，不是時序電路的有( )A.計數(shù)器 B.數(shù)據(jù)選擇器 C.序列檢測器 D.寄存器2、已知輸入 A、B 與其輸出 F, 若滿足 A=1, B=1 時, F=0，則 A , B 與 F 之間的邏輯關系可能是（ ）A. 異或 B.

6、 同或C. 與非 D. 或非3、某集成電路芯片，查手冊知其最大輸出低電平 VOLmax=0.4V, 最大輸入低電平 VILmax=0.8V, 最小輸出高電平 VOHmin=2.6V, 最小輸入高電平 VIHmin=2.0V,則其高電平噪聲容限等于（ ） 。A. 0.4V B. 0.6V C. 1.6V

7、 D. 1.2V4、下面邏輯函數(shù)中，沒有冒險的是（ ） 。A. F=B’C’+AC+A’B B. F=A’C’+BC+AB’C. F=A’C’+BC+AB’+A’B D. F=B’C’+AC+A’B+BC+AB’+A’C’5、在不影響邏輯功能的情況下，CMOS 或非門的多余輸入端可（ ）A. 接高電平 B.接低電平 C.懸空 D.通過電阻接電源6、用 n 個觸

8、發(fā)器構成計數(shù)器，可得到最大計數(shù)長度是（ ） 。A.n B.2n C.2n D.2n-1三、 三、 邏輯函數(shù)化簡 邏輯函數(shù)化簡（共 10 分）利用卡諾圖法化簡 ，寫出最簡積之和表達 ? ? ? ? d m D C B A Y ) 15 , 11 , 5 , 3 , 2 ( ) 13 , 9 , 6 , 4 , 1 , 0 ( ) , , , (式。四、 四、 組合電路分析 組合電路分析（共 20 分）分析下面 4 選 1 多路復

9、用器和異或門構成的電路，寫出 F 對應的真值表和對應的最簡邏輯表達式。A0 A1D0 D1 D2 D3ENA BC10F Y五、 五、 組合設計 組合設計（共 35 分）1、利用一片 4-bit 加法器和必要的門，實現(xiàn)將余 3 碼轉換成 BCD 碼的轉換電路。 （15 分） 2、利用一片 74X138 和一個 8 輸入與非門實現(xiàn)邏輯函數(shù) F(ABCD)=∑(1,4,5,8,9,13） 。 （20 分）學 號

10、 姓 名 學 院 ……………………密……………封……………線……………以……………內(nèi)……………答……………題……………無……………效……………………六、 六、 時序分析 時序分析（共 20 分）分析下圖中的時鐘同步狀態(tài)機，寫出激勵方程、狀態(tài)方程和輸出方程，列出狀態(tài)轉移/輸出表。 （狀態(tài) Q2Q1Q0=000~111 使用狀態(tài)名 A~H）七、 七、 時

11、序設計 時序設計（共 55 分）1、用 D 觸發(fā)器設計一個時鐘同步狀態(tài)機，其狀態(tài)/輸出表和狀態(tài)分配如下圖所示，填寫狀態(tài)轉移輸出表，寫出相應的激勵方程和輸出方程。 （20 分）狀態(tài)分配 狀態(tài)/輸出表XS 0 1A D, 1 B, 0B A, 0 C, 0C B, 0 D, 0D C, 0 A, 1S*，Z2、設計一個序列檢測器，當輸入端 X 連續(xù)出現(xiàn) 0011 或 1100 時輸出 Z=1，否則 Z=0；兩種數(shù)據(jù)序列可重疊檢測（

12、如下表所示） 。請為該電路構造狀態(tài)圖或狀態(tài)表。 （15 分）For example:X： 0 0 1 1 0 0 0 1 0 0 1 1 0 1 1 0 0 0 0Z： 0 0 0 1 0 1 0 0 0 0 0 1 0 0 0 0 1 0 03、用一片 4 位二進制計數(shù)器 74X163 和必要的門，設計一個模 10 的計數(shù)器電路，要求計數(shù)序列為余 3 碼。 （20）Q2 Q10 00 11 01 1狀態(tài)轉移/輸出表S X0 1

13、Function table for a 74X163Inputs Current State Next state OutputCLR_L LD_L ENT ENP QD QC QB QA QD* QC* QB* QA* RCO0 X X X X X X X 0 0 0 0 01 0 X X X X X X D C B A 01 1 0 X X X X X QD QC QB QA 01