vhdl8路搶答器課程設(shè)計--基于vhdl語言的8路搶答器設(shè)計

1、基于 基于 VHDL 語言的 語言的 8 路搶答器設(shè)計 路搶答器設(shè)計摘 要 本課程設(shè)計分為主體電路和擴展電路兩部分共同實現(xiàn)搶答器的鎖存、顯示與報警功能。在本次設(shè)計中，系統(tǒng)開發(fā)平臺為 MAX plusⅡ，硬件描述語言是VHDL。競賽者可以分為 8 組，搶答時各組對主持人提出的問題要在最短的時間內(nèi)做出判斷，并按下?lián)尨鸢存I回答問題。當?shù)谝粋€人按下按鍵后，則在顯示器上顯示該組的號碼，對應(yīng)的燈亮，同時電路將其他各組按鍵封鎖，使其不起作用

2、。若搶答時間內(nèi)無人搶答，則報警燈亮?；卮鹜陠栴}后，由主持人將所有按鍵恢復(fù)，重新開始下一輪搶答。并且依據(jù)設(shè)計方案和設(shè)計平臺完成了程序編寫和程序調(diào)試，通過運行程序及時序波形的仿真有效驗證了設(shè)計的正確性，初步實現(xiàn)了設(shè)計目標。關(guān)鍵詞 鎖存、顯示；搶答器；MAX plus Ⅱ；VHDL。Abstract:This course design is divided into two main circuit and expansion circui

3、t realized partly joint inverter latch responder, display and alarm function. In this design, system developing platform for MAX plus Ⅱ, hardware description language is VHDL. Competitors may be divided into eight groups

4、, vies to answer first when each to the host puts forward the problems in the shortest possible time to make judgments, and press the buttons vies to answer the question. When the first man press buttons, then on screen

5、display supervisor number, the corresponding lights, and other groups circuit will buttons blockade, make it doesn't work. If responder time no contest, the alarm light. Answers questions, by a host will restore all

6、keys and start again next contest. And according to the design scheme and design platform completed programming and program test, through to run the program in time sequence waveform simulation verified effectively the c

7、orrectness of design, and then realized the design goal. Keywords: latch, display, Scare-answering manometers; MAX plus Ⅱ; VHDL. ** 基于 VHDL 語言的 8 路搶答器設(shè)計 第 1 頁 共 29 頁1 引 言隨著科學技術(shù)的不斷發(fā)展，促使人們學科學、學技術(shù)、學知

8、識的手段多種多樣。搶答器作為一種工具，已廣泛應(yīng)用于各種競賽場合。本課程設(shè)計以 8 路搶答器為理念，實現(xiàn)優(yōu)先搶答、判決、鎖存及數(shù)碼管顯示等功能。在本次計中，系統(tǒng)開發(fā)平臺為 MAX plusⅡ[2] 。MAX plusⅡ是 Altera 公司提供的FPGA/CPLD 開發(fā)集成環(huán)境，Altera 是世界上最大可編程邏輯器件的供應(yīng)商之一。Max plusⅡ界面友好，使用便捷，被譽為業(yè)界最易用易學的 EDA 軟件。在 Max plusⅡ上可以完成

9、設(shè)計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，是設(shè)計者能方便地進行設(shè)計輸入、快速處理和器件編程。在本次設(shè)計中，采用的硬件描述語言是 VHDL[1]（Very-High-Speed Integrated Circuit Hardware Description Language） 。VHDL 語言是一種用于電路設(shè)計的高級語言。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含

10、有許多具有硬件特征的語句外，VHDL 的語言形式、描述風格以及語法是十分類似于一般的計算機高級語言。1.1 課程設(shè)計目的 課程設(shè)計目的學習 ALTERA 公司的 FPGA/CPLD 的結(jié)構(gòu)、特點和性能。學習集成開發(fā)軟件MAX plus II/Quartus II 的使用及設(shè)計過程。熟悉 EDA 工具設(shè)計數(shù)字電路設(shè)計方法，掌握 VHDL 硬件描述語言設(shè)計方法。根據(jù)給定題目設(shè)計數(shù)字電路，來加深對可編程邏輯器件的理解和掌握。1.2 課程設(shè)計具

11、體要求及功能 課程設(shè)計具體要求及功能在所選擇器件內(nèi)完成八路搶答器的設(shè)計，要求設(shè)計完成后芯片具有搶答器的全部功能、包括顯示和操作接口。搶答器要求有八路搶答輸入，搶答邏輯設(shè)計合理（具有搶答鎖定） ，搶答編號顯示，搶答成功指示，搶答完成后狀態(tài)復(fù)位。在相應(yīng)的器件平臺上完成設(shè)計的輸入、編譯、綜合或適配通過。8 路搶答器控制系統(tǒng)是娛樂活動中經(jīng)常使用的重要基礎(chǔ)設(shè)備之一，根據(jù)搶答要求，系統(tǒng)所需實現(xiàn)的功能如下：(1) 主持人按鍵清零，數(shù)碼顯示 0，蜂鳴器