28nm工藝下雙核Cortex-A9處理器芯片的物理設(shè)計.pdf

1、隨著工藝制程的不斷進步，工藝特征尺寸不斷減小，集成電路規(guī)模不斷增大，對集成電路設(shè)計提出了更高要求。在超深亞微米工藝下，由于供電電壓減小，互連延時在路徑延時中所占的比例增大，工藝偏差和串?dāng)_等現(xiàn)象加劇，使芯片物理設(shè)計遇到了諸多難題和挑戰(zhàn)。研究在先進工藝下的芯片物理設(shè)計，縮短設(shè)計周期，設(shè)計出性能更高，面積更小和功耗更低的高質(zhì)量芯片將具有重要的實際意義。
　　本文研究了一款基于28nm工藝的雙核Cortex-A9處理器芯片的物理設(shè)計，首先

2、分析了雙核處理器芯片的整體架構(gòu)，時鐘結(jié)構(gòu)和主要功能模塊的性能及其組成，然后對物理設(shè)計中的布圖規(guī)劃，電源規(guī)劃，布局，時鐘樹綜合(Clock Tree Synthesis，CTS)，布線和驗證階段的設(shè)計細節(jié)進行了研究和探討。在布圖規(guī)劃階段，確定了芯片的尺寸，并完成了宏單元，特殊單元和I/O單元的布局。在電源規(guī)劃階段，完成了電壓域的劃分，電源及其連接關(guān)系的定義，并對電源條和電源環(huán)進行了設(shè)計。在布局階段，由于互連線延時復(fù)雜度不斷提高導(dǎo)致常規(guī)式布

3、局流程中的時序和擁塞情況難以和綜合結(jié)果保持一致，進而影響布局質(zhì)量，因此，本文對布局流程進行了改進，采用了基于dcg(designcompiler graphical)改進型布局流程使布局和綜合環(huán)節(jié)實現(xiàn)版圖信息的交互，從而改善了時序和擁塞度。在關(guān)鍵的時鐘樹綜合階段，針對片上波動和時鐘門控技術(shù)造成傳統(tǒng)設(shè)計方法難以實現(xiàn)時鐘偏差最小化目標，本文采用了更先進的時鐘同步優(yōu)化技術(shù)，將時鐘樹綜合和優(yōu)化同步完成，并最大化利用了有用時鐘偏差，從而減小了時鐘

4、樹單元面積和功耗，也使芯片的頻率提高了6％。在布線環(huán)節(jié)中，本文采用了跳線法和插入保護二極管法有效修復(fù)了天線效應(yīng)，同時，重點討論了串?dāng)_現(xiàn)象產(chǎn)生的原理和常用修正方法。為了達到簽核標準，本文完成了芯片的時序驗證，形式驗證，功耗驗證和物理驗證。
　　本文采用了中芯國際28nmHKMG工藝對雙核A9處理器芯片完成了物理設(shè)計和仿真驗證，驗證結(jié)果表明:芯片門總數(shù)為157萬，尺寸為5299μm*5300μm，功耗為2.4W，最高頻率達到1.3GH