14位無采保高速流水線模數(shù)轉(zhuǎn)換器研究.pdf

1、隨著數(shù)字處理芯片性能的提升和無線通信技術(shù)的發(fā)展，對ADC（模數(shù)轉(zhuǎn)換器）的速度和精度提出了新的要求。流水線結(jié)構(gòu)的ADC特別適合于高速高精度應(yīng)用場合，受到廣泛青睞。無采保的流水線結(jié)構(gòu)能有效降低功耗、噪聲和非線性已成為目前研究的熱點。對于無采保結(jié)構(gòu)的流水線ADC而言，第一級電路的設(shè)計至關(guān)重要，其性能好壞直接決定整個ADC性能的優(yōu)劣。論文以第一級電路設(shè)計為例介紹了無采保高速流水線ADC的設(shè)計過程。
　　第一級電路主要由采樣網(wǎng)絡(luò)、子ADC、

2、子DAC（數(shù)模轉(zhuǎn)換器）、dither（隨機抖動）注入以及余差放大器組成。在無采保流水線ADC中，采樣網(wǎng)絡(luò)和子ADC同時對輸入信號進(jìn)行采樣，這兩部分必須精確匹配，以保證采樣得到的輸入信號相同。子ADC將采樣到的輸入信號量化產(chǎn)生本級輸出的數(shù)字碼。子ADC的輸出經(jīng)編碼后作為子DAC輸入。子 DAC輸出與采樣網(wǎng)絡(luò)采樣到的輸入信號及 dither信號作差，經(jīng)余差放大器放大后產(chǎn)生后級輸入信號。子ADC中比較器存在失調(diào)電壓，需采用冗余位校正算法。為有

3、效提高子DAC中單位電容大小，將子ADC奇偶比較器輸出區(qū)別編碼。Dither信號通過向輸入信號中注入確定的噪聲來降低DNL（微分非線性）誤差，可以有效提高ADC線性度，為不降低SNR（信噪比）需在輸出的數(shù)字碼中減去噪聲所對應(yīng)的數(shù)字碼。余差放大器采用高增益寬帶寬放大器以滿足所處理的模擬信號的精度、速度要求。在余差放大器中采用擺幅縮放技術(shù)即可以提高放大器輸出模擬信號的線性度，又可以增大單位反饋電容大小提高匹配性。
　　論文首先給出了流

4、水線ADC的基本組成，并分析了其電路實現(xiàn)中存在的非理想效應(yīng)，針對這些非理想效應(yīng)介紹了相應(yīng)的消除技術(shù)。這些消除技術(shù)包括：改進(jìn)的自舉開關(guān)、高速比較器的輸出失調(diào)消除、dither技術(shù)、高增益高帶寬放大器等。最后，對ADC的基本組成模塊和性能提高技術(shù)的具體電路實現(xiàn)過程進(jìn)行了介紹。
　　提出的ADC基于SMIC0.18μm1.8V1P6M CMOS標(biāo)準(zhǔn)工藝制程，版圖總面積4.95mm2。對設(shè)計的電路進(jìn)行仿真表明：改進(jìn)的自舉開關(guān)，當(dāng)采樣頻率為

5、166MSps，輸入頻率為17.578125MHz、峰峰值為2V的正弦差分信號時測得輸出信號的SFDR（無雜散動態(tài)范圍）為110dBc；高速比較器傳輸延時為438.5ps，失調(diào)電壓期望為90.55μV，標(biāo)準(zhǔn)差為5.47mV；在166MSps采樣頻率下，當(dāng)輸入-0.9131dBFS頻率為17.7001953125MHz信號時，測得整體ADC的SNR為84.606dB、SFDR為105.027dBc，而當(dāng)輸入信號頻率上升到899.29199