短距離無(wú)線數(shù)傳基帶芯片后端設(shè)計(jì).pdf

1、隨著數(shù)字集成電路產(chǎn)業(yè)的迅猛發(fā)展，集成電路后端設(shè)計(jì)質(zhì)量逐漸成為制約芯片良品率和生產(chǎn)成本的重要因素；隨著集成電路工藝尺寸的不斷縮小，集成電路芯片的應(yīng)用領(lǐng)域不斷擴(kuò)大，目前在智能電子、可穿戴設(shè)備和醫(yī)學(xué)上都有很廣泛的應(yīng)用。這些領(lǐng)域的應(yīng)用使得數(shù)字IC芯片不斷向低功耗的方向發(fā)展。在保證芯片性能的情況下，如何將功耗降至最低逐漸成為當(dāng)前集成電路設(shè)計(jì)的重點(diǎn)。
　　在無(wú)線數(shù)字通信技術(shù)大發(fā)展的背景下，短距離無(wú)線數(shù)傳技術(shù)由于具有功耗低、面積小、成本低及實(shí)現(xiàn)

2、簡(jiǎn)單等優(yōu)點(diǎn)，已經(jīng)在社會(huì)生活的方方面面都得到了應(yīng)用。本文根據(jù)課題組的科研項(xiàng)目，完成了一款基于短距離無(wú)線數(shù)傳的基帶芯片的后端設(shè)計(jì)，介紹了芯片后端實(shí)現(xiàn)的具體過(guò)程，并對(duì)在后端實(shí)現(xiàn)過(guò)程中遇到的問(wèn)題以及筆者對(duì)后端流程的理解進(jìn)行了詳細(xì)的說(shuō)明和深入的分析。本文著重進(jìn)行了以下幾個(gè)方面的工作：
　?。?）介紹了邏輯綜合原理和邏輯綜合過(guò)程，并詳細(xì)介紹了綜合階段的低功耗設(shè)計(jì)方法——門(mén)控時(shí)鐘綜合技術(shù)。應(yīng)用門(mén)控時(shí)鐘綜合技術(shù)對(duì)短距離無(wú)線數(shù)傳基帶芯片進(jìn)行綜合，將

3、綜合后的功耗從52mW降低至38mW，功耗降低了27％。
　?。?）總結(jié)了電路設(shè)計(jì)的時(shí)序要求，對(duì)靜態(tài)時(shí)序分析（STA）原理進(jìn)行了詳細(xì)介紹，簡(jiǎn)單說(shuō)明了STA所用的工具以及STA工具的使用方法。并給出了存在違例的路徑的人工處理方法，成功的修正了后端工具分析中出現(xiàn)的時(shí)序違例問(wèn)題。
　?。?）對(duì)后端設(shè)計(jì)流程和版圖設(shè)計(jì)工具進(jìn)行了介紹，并使用Astro完成了短距離無(wú)線數(shù)傳基帶芯片的版圖設(shè)計(jì)，包括芯片面積、電源的規(guī)劃、時(shí)鐘樹(shù)綜合、布局工作

4、和布線工作，并簡(jiǎn)單介紹了工藝天線效應(yīng)產(chǎn)生的原因及解決方法，修正了版圖設(shè)計(jì)時(shí)出現(xiàn)的工藝天線效應(yīng)。對(duì)版圖設(shè)計(jì)后的網(wǎng)表和寄生參數(shù)文件進(jìn)行靜態(tài)時(shí)序分析，發(fā)現(xiàn)問(wèn)題并修改網(wǎng)表，然后再修改的網(wǎng)表基礎(chǔ)上用ECO方法修正了版圖。最終版圖面積為1.87mm×2.39mm。
　　（4）簡(jiǎn)單介紹了形式驗(yàn)證原理、版圖的物理設(shè)計(jì)要求。對(duì)短距離無(wú)線數(shù)傳基帶芯片的最終版圖網(wǎng)表與 RTL級(jí)網(wǎng)表做了形式驗(yàn)證；采用Calibre對(duì)最終的版圖做了DRC和LVS，以確保流