面向存儲(chǔ)系統(tǒng)的光片上網(wǎng)絡(luò)設(shè)計(jì).pdf

1、多核芯片的出現(xiàn)和設(shè)計(jì)使得在2020年高性能計(jì)算實(shí)現(xiàn)E級(jí)浮點(diǎn)計(jì)算能力成為可能。隨著處理器核數(shù)目的增加，對(duì)于高帶寬，低延時(shí)存儲(chǔ)訪問網(wǎng)絡(luò)設(shè)計(jì)的需求越來越明顯。當(dāng)處理器核與存儲(chǔ)系統(tǒng)通信中數(shù)據(jù)傳輸速率提升時(shí)，電互連方式面臨巨大的傳輸能耗和布線困難。此外，存儲(chǔ)訪問帶寬在現(xiàn)有電互連方式下提升有限，多核芯片中處理器核對(duì)數(shù)據(jù)的存取將產(chǎn)生巨大的延時(shí)。因此，電互連結(jié)構(gòu)下訪問存儲(chǔ)系統(tǒng)的能耗、互連面積、帶寬和延時(shí)正在成為制約系統(tǒng)整體性能提升瓶頸，高性能計(jì)算系統(tǒng)面

2、臨“內(nèi)存墻”問題。
　　使用三維集成技術(shù)處理器核、存儲(chǔ)系統(tǒng)和光片上網(wǎng)絡(luò)將集成于同一芯片中。本文的研究重點(diǎn)在于利用多層硅沉積技術(shù)，設(shè)計(jì)一種面向存儲(chǔ)系統(tǒng)的光片上網(wǎng)絡(luò)，提高片上處理器核訪問存儲(chǔ)系統(tǒng)的并行性。
　　首先，我們分析了 IP核與存儲(chǔ)系統(tǒng)之間通信流量的特性，針對(duì)該流量特性設(shè)計(jì)了一種適用于 IP核與存儲(chǔ)系統(tǒng)通信的可擴(kuò)展拓?fù)浣Y(jié)構(gòu)。為實(shí)現(xiàn)對(duì)存儲(chǔ)系統(tǒng)的并行訪問，存儲(chǔ)系統(tǒng)以最小并行訪問單位“?！保╮ank）進(jìn)行劃分。拓?fù)浣Y(jié)構(gòu)中使用一

3、組環(huán)形波導(dǎo)連接所有IP核和棧。IP核與不同棧的通信通過不同環(huán)形波導(dǎo)進(jìn)行區(qū)分，且在同一環(huán)形波導(dǎo)中來自不同 IP核的存儲(chǔ)訪問請(qǐng)求通過不同波長進(jìn)行區(qū)分。通過對(duì)網(wǎng)絡(luò)中波長資源和微環(huán)的精確配置，實(shí)現(xiàn)了IP核與棧之間并行無阻塞通信。
　　其次，我們對(duì) IP核與網(wǎng)絡(luò)間通信接口、棧與網(wǎng)絡(luò)間通信通信接口進(jìn)行了研究。在棧的網(wǎng)絡(luò)接口中配置緩存計(jì)數(shù)模塊，用于監(jiān)控存儲(chǔ)訪問請(qǐng)求處理情況。當(dāng)緩存計(jì)數(shù)超過預(yù)定閾值時(shí)，棧接口將通過光片上網(wǎng)絡(luò)向 IP核進(jìn)行廣播，由此

4、控制存儲(chǔ)訪問流量，避免存儲(chǔ)訪問請(qǐng)求丟失。IP核接口和棧接口中還配置了流水線模式的分布式存儲(chǔ)訪問控制器，用于實(shí)現(xiàn)并行化存儲(chǔ)訪問地址解析，縮短存儲(chǔ)訪問請(qǐng)求處理延時(shí)。
　　最后，我們使用DRAMSim仿真器對(duì)所提出的光片上網(wǎng)絡(luò)與傳統(tǒng)電總線結(jié)構(gòu)進(jìn)行仿真對(duì)比。仿真中采用PARSEC測試標(biāo)準(zhǔn)中提取的存儲(chǔ)訪問流量。仿真結(jié)果表明使用所提出的光片上網(wǎng)絡(luò)連接4棧存儲(chǔ)系統(tǒng)時(shí)，平均存儲(chǔ)訪問帶寬提升1.9倍，仿真時(shí)間內(nèi)執(zhí)行的存儲(chǔ)訪問請(qǐng)求數(shù)目平均增長1.95