支持容錯(cuò)的硬件密碼算法的研究.pdf

1、嵌入式加密芯片作為加密算法實(shí)現(xiàn)的重要載體之一，在信息安全領(lǐng)域所面臨的挑戰(zhàn)不僅來自理論上的攻擊，還存在針對(duì)其物理實(shí)現(xiàn)的攻擊。即使數(shù)據(jù)加密，仍不能保證傳輸過程中的正確性和可靠性。如何在攻擊者惡意注入錯(cuò)誤攻擊之后能夠自身檢測(cè)和修復(fù)是當(dāng)前信息安全領(lǐng)域的研究熱點(diǎn)。
　　本文重點(diǎn)研究高級(jí)加密標(biāo)準(zhǔn)(AES)算法，在對(duì)AES的容錯(cuò)技術(shù)進(jìn)行分析之后，發(fā)現(xiàn)具備容錯(cuò)功能的AES算法的硬件實(shí)現(xiàn)存在占用面積大、糾錯(cuò)率低、應(yīng)用不靈活等問題。因此，本文提出了兩

2、種改進(jìn)方法：
　　首先，提出了一種 GF(24)域上針對(duì)AES加密的錯(cuò)誤檢測(cè)方案。該方案實(shí)現(xiàn)簡(jiǎn)單，應(yīng)用靈活，優(yōu)化了在 AES實(shí)現(xiàn)中資源占用最多的S-盒模塊在 GF(24)域上的錯(cuò)誤檢測(cè)實(shí)現(xiàn)，有效減少了S-盒所需的硬件面積。另外，本文對(duì)新的S-盒和AES的錯(cuò)誤檢測(cè)的結(jié)構(gòu)設(shè)計(jì)進(jìn)行了詳細(xì)描述。
　　其次，結(jié)合 AES的工作模式，提出一種基于里德所羅門(RS)編碼的AES容錯(cuò)方案。該方案采用了一種應(yīng)用廣泛的糾錯(cuò)碼技術(shù)—RS編碼，對(duì)經(jīng)

3、過 AES加密的數(shù)據(jù)信息進(jìn)行信道編碼，有效的保證了數(shù)據(jù)在信道傳輸中的正確性和可靠性，具有較強(qiáng)的糾錯(cuò)能力和抗干擾能力。另外，本文對(duì)選取的AES工作模式和RS編碼模塊設(shè)計(jì)進(jìn)行詳細(xì)描述。
　　最后，本文在 FPGA平臺(tái)上實(shí)現(xiàn)了上述所提出的兩種方案，并進(jìn)行了仿真和驗(yàn)證。通過實(shí)驗(yàn)結(jié)果表明：GF(24)域上基于AES的錯(cuò)誤檢測(cè)方案具有面積小、成本低的優(yōu)點(diǎn)，基于RS碼的AES容錯(cuò)方案在只增加少量硬件資源的情況下，具有高糾錯(cuò)率、高可靠性、高安全性