相位噪聲測試中數(shù)據(jù)通道設計與實現(xiàn).pdf

1、相位噪聲用來說明信號短期頻率穩(wěn)定性和可靠性，是電子測量領域中的重要指標，相位噪聲測試在信號分析和測試中有著重要的地位。
　　論文旨在完成相位噪聲測試系統(tǒng)中數(shù)據(jù)通道的設計與實現(xiàn)，為整個相位噪聲測試系統(tǒng)提供底層的數(shù)據(jù)鏈路支持。文中通過分析相位噪聲測試系統(tǒng)的總體結構說明了相位噪聲測試系統(tǒng)的數(shù)據(jù)通道組成，包括將系統(tǒng)前端采集到的模擬信號通過模數(shù)轉換電路轉換后送入數(shù)字電路中，F(xiàn)PGA電路對輸入的數(shù)字信號采用FIFO實現(xiàn)數(shù)據(jù)緩存，將數(shù)字信號通過

2、位寬轉換送入DDR3 SDRAM存儲器中，當存儲器中的所存的數(shù)據(jù)內容達到預設值時，F(xiàn)PGA電路控制ADC采樣，將存儲器中的數(shù)據(jù)通過高速串行接口傳輸?shù)胶蠹塂SP信號處理系統(tǒng)中。
　　本文主要完成的工作有：
　　1.通過對鑒相法相位噪聲測試系統(tǒng)總體結構和各部分功能分析，說明了測試系統(tǒng)中數(shù)字信號的數(shù)據(jù)通道組成。
　　2.介紹了雙通道模數(shù)轉換器的配置操作原理和FIFO接口的設計使用，在此基礎上采用FPGA自帶的FIFO核生成器

3、實現(xiàn)了模數(shù)轉換電路與FPGA電路的獨立時鐘位寬轉換FIFO緩沖結構的功能仿真。
　　3.介紹了DDR3 SDRAM存儲器的發(fā)展與工作原理，說明了DDR3 SDRAM控制器接口和控制器指令時序操作原理，采用Xilinx FPGA MIG核生成器生成DDR3 SDRAM控制器并做了功能仿真，在FPGA硬件開發(fā)板上對控制器的讀寫功能進行了驗證。
　　4.介紹了高速串行接口的系統(tǒng)組成，在此基礎上說明了Xilinx Virtex-6