基于“魂芯一號(hào)”的某雷達(dá)回波實(shí)時(shí)傳輸和處理程序設(shè)計(jì).pdf

1、隨著微電子技術(shù)的迅速發(fā)展，雷達(dá)系統(tǒng)正朝著數(shù)字化、智能化和大數(shù)據(jù)化方向發(fā)展。這要求雷達(dá)系統(tǒng)中的信號(hào)處理機(jī)能夠?qū)崿F(xiàn)高速率數(shù)據(jù)傳輸、大規(guī)模數(shù)據(jù)吞吐和高效率數(shù)據(jù)處理，傳統(tǒng)的信號(hào)處理機(jī)很難完成上述功能。基于FPGA+DSP架構(gòu)搭建的信號(hào)處理平臺(tái)具備強(qiáng)大的計(jì)算能力，支持靈活的系統(tǒng)方案重構(gòu)，正被廣泛應(yīng)用于各種高速數(shù)據(jù)處理領(lǐng)域。
　　本文程序設(shè)計(jì)的硬件平臺(tái)為FPGA+DSP架構(gòu)的信號(hào)處理板，處理板配有4片“魂芯一號(hào)”DSP和1片高性能FPGA。其

2、中“魂芯一號(hào)”為我國(guó)自主研發(fā)的高性能數(shù)字信號(hào)處理器，該芯片基于55nm工藝設(shè)計(jì)制造，保障了器件的大規(guī)模布局。芯片采用4核并行處理結(jié)構(gòu)，具有強(qiáng)大的浮點(diǎn)運(yùn)算能力，能夠較好地滿足高速實(shí)時(shí)信號(hào)處理的應(yīng)用要求。
　　本文主要完成某雷達(dá)試驗(yàn)系統(tǒng)回波數(shù)據(jù)實(shí)時(shí)傳輸與處理的程序設(shè)計(jì)，包括FPGA實(shí)現(xiàn)的數(shù)據(jù)實(shí)時(shí)傳輸邏輯設(shè)計(jì)和 DSP實(shí)現(xiàn)的數(shù)據(jù)實(shí)時(shí)處理。首先，根據(jù)雷達(dá)試驗(yàn)系統(tǒng)已有的硬件資源，確定信號(hào)處理板通過(guò)光纖與定時(shí)控制板進(jìn)行數(shù)據(jù)交換，介紹了光纖傳輸

3、模塊的結(jié)構(gòu)和IP核配置方法。根據(jù)處理板上DSP與FPGA間鏈路口的耦合方式，規(guī)劃了FPGA和DSP各自完成的處理任務(wù)。FPGA主要實(shí)現(xiàn)處理板與外部的數(shù)據(jù)交換，在嚴(yán)格遵守 DSP鏈路口協(xié)議和時(shí)序約束的前提下實(shí)現(xiàn)了鏈路口傳輸模塊，并且通過(guò)優(yōu)化程序與控制代碼，實(shí)現(xiàn)鏈路口傳輸?shù)目煽?、可循環(huán)操作。定時(shí)控制板幀數(shù)據(jù)輸出是實(shí)時(shí)不可控的，F(xiàn)PGA內(nèi)部采用乒乓RAM機(jī)制進(jìn)行數(shù)據(jù)實(shí)時(shí)接收，數(shù)據(jù)下行通路中乒乓RAM的讀寫速率不一致，采用雙發(fā)送鏈路口模塊解決差

4、速問(wèn)題。數(shù)據(jù)上下行通路各配置一個(gè)協(xié)控模塊以滿足模塊間節(jié)拍嚴(yán)格一致的要求；其次，根據(jù)信號(hào)處理板上4片“魂芯一號(hào)”的鏈路口連接方式，將DSP分為2片主控和2片乒乓處理的工作方式，設(shè)計(jì)了各 DSP的工作時(shí)序和處理程序。通過(guò)實(shí)時(shí)處理模擬，驗(yàn)證了程序設(shè)計(jì)的合理性和可行性。通過(guò)實(shí)例說(shuō)明如何高效利用該DSP的4個(gè)執(zhí)行宏進(jìn)行并行處理程序設(shè)計(jì)；最后，給出系統(tǒng)聯(lián)合調(diào)試的部分處理結(jié)果，表明設(shè)計(jì)的軟件基本滿足雷達(dá)回波實(shí)時(shí)傳輸與處理的要求，為后續(xù)軟件開(kāi)發(fā)打下了基