納米工藝下高密度物理設計的時序優(yōu)化方法.pdf

1、本文以YHFT-XX芯片XXX模塊的物理設計為研究背景，解決在設計過程中所遇到的時序優(yōu)化問題。YHFT-XX是一款高性能多核 DSP芯片，設計目標頻率為1GHz，XXX模塊主要完成向量運算。XXX模塊導入設計初始網表單元數量為195000， Floorplan規(guī)劃為500μmx1700μm，并在上部左右兩側各預留一個35μmx115μm的矩形，放置電源保護模塊，設計面積為840000μm2。在設計中主要挑戰(zhàn)為：(1)存儲模塊內部延時過大

2、，導致時鐘樹綜合質量較差，不能滿足頂層設計對于模塊的要求，與之相關的讀寫路徑存在大量的建立時間和保持時間違反，布局布線之后設計的整體密度偏高，并出現兩個局部密度較高的區(qū)域；(2)設計中單元密度偏高，修復大量的建立時間和保持時間違反十分困難。
　　本文的主要工作和創(chuàng)新點體現在以下方面：
　　首先，提出一種有用時鐘偏差的多級借用方法，以彌補EDA工具有用時鐘偏差借用機制的不足，提高時鐘樹綜合的質量。針對設計中存在的問題，通過詳盡

3、的時序分析得出應該從時鐘樹綜合階段開始優(yōu)化，利用有用時鐘偏差借用機制提高時鐘樹綜合的質量，但是EDA工具中的有用時鐘偏差借用機制存在局限性，不能滿足設計的要求。因此，通過有用時鐘偏差的多級借用方法，時鐘樹綜合少用將近一百個反相器，大量建立時間和保持時間違反得到優(yōu)化，并將該算法推廣到其他模塊中運用，同樣取得了較好的效果，設計整體單元密度降低約3％，局部密度較高區(qū)域降低近2%，修復保持時間違反少用緩沖單元2000多。
　　其次，提出一

4、種高密度物理設計中保持時間違反的修復算法。在時序修復階段，由于設計中單元密度偏高，時序修復工具在給定的最大搜索范圍內找不到足夠的空間插入緩沖單元，因此部分路徑違反無法修復。針對工具無法修復的路徑，在違反路徑中找到插入緩沖單元的最優(yōu)節(jié)點，然后在節(jié)點附近查找插入緩沖單元的位置，使其在消除單元重疊時移動單元的總代價最小，在消除單元重疊的過程中，不移動時鐘樹單元和寄存器單元等具有固定屬性的單元，以確保對原設計的時序影響最小。
　　通過以上