版圖設(shè)計對電路設(shè)計的影響.pdf

1、本論文主要論述了版圖設(shè)計在當(dāng)今高集成度半導(dǎo)體器件設(shè)計中的重要意義。論文是以實際項目中的高速ADC項目為出發(fā)點，因為隨著ADC轉(zhuǎn)換位數(shù)的精確化和高Bit數(shù)的發(fā)展趨勢，對ADC的轉(zhuǎn)換速度和響應(yīng)速度的要求越來越高，所以ADC的實際工作速度也越來越快。因此版圖設(shè)計對電路最后性能的影響也越來越大。
　　論文先從在版圖設(shè)計過程中可能會帶入的問題入手，分析了這些問題效應(yīng)（如STI效應(yīng)，WPE效應(yīng)，版圖器件的匹配性，寄生電容的引入等）的量化模型，

2、及可能對版圖造成的影響;再將量化模型代入實際的設(shè)計開發(fā)流程中，以使在開發(fā)初期就能對版圖造成的影響有一個較好的控制。其次，以實際的版圖設(shè)計為例，從后端仿真結(jié)果中觀察帶入模型后的數(shù)據(jù)差別，分別觀察了WPE模型，匹配性模型等的后仿結(jié)果;并從結(jié)果中看出，加入模型后對設(shè)計結(jié)果的有效性。
　　論文最后再次回到實際項目中，分別比較了高速ADC的前端仿真（不帶入版圖效應(yīng)）的結(jié)果和后端仿真的結(jié)果（帶入版圖效應(yīng)），從兩者結(jié)果的差異得到兩點:版圖設(shè)計確