高線性低相噪壓控振蕩器電路設計.pdf

1、近年來，隨著無線通訊技術的迅猛發(fā)展，CMOS射頻集成電路和片上系統(tǒng)(SOC，System On Chip)的研究與應用已成為目前電子設計的主流技術。CMOS壓控振蕩器由于具有頻率可控的優(yōu)點，已成為無線通信系統(tǒng)中鎖相環(huán)(PLL，Phase Locked Loop)電路的一個重要組成部分。而環(huán)形壓控振蕩器由于具有高線性、寬調諧、易集成、結構簡單等優(yōu)點而被廣泛使用，其主要原因在于壓控振蕩器可以提供穩(wěn)定的本振信號和電路所需的高頻時鐘信號，而電路

2、的功耗、調節(jié)范圍和相位噪聲等指標均已成為近些年壓控振蕩器領域的研究熱點內容。
　　在國內外VCO(Voltage Control Oscillator)的研究現(xiàn)狀的基礎上，本文從振蕩器的基本原理和實現(xiàn)方式出發(fā)，針對振蕩器的系統(tǒng)理論模型和壓控特性進行分析，分別闡述了LC振蕩器和環(huán)形振蕩器的基本架構。同時，本文主要針對振蕩器電路的相位噪聲特性進行建模分析和簡要說明。在此基礎上，重點分析了不同方式實現(xiàn)的壓控單端延遲單元和差分延遲電路，并

3、提出了一種具有高線性度、低相位噪聲的壓控振蕩器電路方案。
　　本文提出的壓控振蕩器電路采用TSMC0.35μm CMOS工藝實現(xiàn)，基于Cadence平臺實現(xiàn)電路的仿真驗證，在Virtuoso下完成電路版圖的繪制，并進行后仿真驗證。其后仿真驗證結果表明，在27℃下，振蕩器輸出頻率的可調諧范圍約為44MHz～163MHz(@1.0V～1.8V)。當頻率約為104MHz時，在100kHz頻偏處的相位噪聲為-99.12dBc/Hz，在1M