SDR中的直接序列擴頻通信鏈路圖形化設(shè)計與實現(xiàn).pdf

1、在軟件無線電中，數(shù)字信號處理技術(shù)得到了廣泛的應(yīng)用。傳統(tǒng)的數(shù)字信號處理器順序執(zhí)行，處理效率低、重構(gòu)性差，采用并行處理的 FPGA實現(xiàn)的數(shù)字信號處理系統(tǒng)則具有很強的實時性和靈活性。因此，使用 FPGA實現(xiàn)數(shù)字信號處理成為一種新的趨勢。
　　然而，傳統(tǒng) FPGA開發(fā)方式要求工程師對硬件描述語言十分熟悉，并對硬件有一定了解，這對于算法工程師比較困難。隨著研究的深入，國外公司推出了FPGA圖形化開發(fā)環(huán)境及平臺，但這些開發(fā)環(huán)境功能復(fù)雜，硬件平

2、臺資源有限，且采購費用昂貴，不能滿足用戶的不同需求。
　　為此，本文在USDR平臺上設(shè)計了FPGA圖形化開發(fā)方案，并實現(xiàn)了直接序列擴頻通信鏈路的圖形化開發(fā)。該方案借鑒了國外 FPGA圖形化開發(fā)的思想，結(jié)合實際硬件平臺，為使用FPGA進行系統(tǒng)開發(fā)的工程師提供了一種新的開發(fā)方案。
　　第一，設(shè)計了USDR平臺上的FPGA圖形化開發(fā)方案。依據(jù)實際硬件平臺的結(jié)構(gòu)特點，借鑒System Generator設(shè)計工具，給出了一種適合USD

3、R平臺的FPGA圖形化開發(fā)方案。該方案包括開發(fā)模板、自定義模塊庫和代碼自動生成等功能。
　　第二，研究了直接序列擴頻通信鏈路的圖形化設(shè)計方法。根據(jù)算法結(jié)構(gòu)把通信鏈路劃分為不同的功能模塊，給出了關(guān)鍵模塊的設(shè)計思路，并結(jié)合 FPGA圖形化開發(fā)方案對主要模塊的內(nèi)部結(jié)構(gòu)進行了詳細設(shè)計。
　　第三，完成了 FPGA圖形化開發(fā)測試和通信鏈路數(shù)據(jù)收發(fā)測試。通過 FPGA圖形化開發(fā)測試驗證了開發(fā)方案可行性；經(jīng)過通信鏈路數(shù)據(jù)收發(fā)測試，實際誤碼