高性能CMOS流水線模數(shù)轉(zhuǎn)換器的研究與設(shè)計(jì).pdf

1、在ADC設(shè)計(jì)中流水線結(jié)構(gòu)因?yàn)榫哂兴俣群途鹊恼壑袃?yōu)勢(shì)，在現(xiàn)代無線通訊領(lǐng)域得到了普通應(yīng)用。功耗是ADC設(shè)計(jì)中需要重點(diǎn)考慮的因素，解決的方法有取消前端采樣保持電路、運(yùn)放共享、電容逐級(jí)縮減等技術(shù)。取消前端采樣保持電路，可以減少近一半的功耗，然而采樣網(wǎng)絡(luò)的RC不匹配會(huì)導(dǎo)致孔徑誤差，運(yùn)放共享需要注意其自身帶來的記憶效應(yīng)，電容逐級(jí)縮減也需考慮到熱噪聲。
　　隨著CMOS工藝的發(fā)展使得電源電壓下降、工藝尺寸縮小，此時(shí)設(shè)計(jì)高性能模擬電路變得困難。

2、然而數(shù)字電路有著成本優(yōu)勢(shì)，數(shù)字電路輔助模擬電路設(shè)計(jì)成為研究熱點(diǎn)。數(shù)字校準(zhǔn)技術(shù)廣泛應(yīng)用于ADC設(shè)計(jì)中，緩解了模擬設(shè)計(jì)的困難，進(jìn)而提升整個(gè)ADC的系統(tǒng)性能。
　　本文設(shè)計(jì)了一個(gè)12位200MS/s的流水線ADC，電源電壓為1.5 V，采用0.13μm CMOS工藝。流水線ADC的整體結(jié)構(gòu)為4+4+4+3結(jié)構(gòu)，設(shè)計(jì)采用新穎的SMDAC技術(shù)將采樣保持電路與第一級(jí)MDAC合并，同時(shí)第二、三級(jí)采用運(yùn)放共享技術(shù)減少了芯片功耗。在運(yùn)放設(shè)計(jì)中，設(shè)計(jì)

3、了內(nèi)嵌增益增強(qiáng)的運(yùn)放，在沒有增加許多功耗、減少帶寬的情況下保證了運(yùn)放的性能。恒定跨導(dǎo)偏置電路使得管子跨導(dǎo)不跟隨溫度、工藝、電壓的變化而變。
　　仿真測(cè)得運(yùn)放增益為98 dB，單位增益帶寬為4.25 GHz，相位裕度為64度；柵壓自舉開關(guān)在輸入電壓范圍內(nèi)的電阻變化滿足設(shè)計(jì)要求；對(duì)整體ADC進(jìn)行仿真顯示在100MHz采樣率下ADC獲得72 dB信噪失真比，有效位數(shù)為11.7位，無雜波動(dòng)態(tài)范圍為87.9 dB。整個(gè)芯片的面積為13.7m