基于FPGA的PIPE接口適配器的研究與實現(xiàn).pdf

1、隨著集成電路設(shè)計與制造技術(shù)的快速發(fā)展，芯片集成度不斷提高。為充分利用集成能力和提高處理器性能，多核SoC系統(tǒng)級芯片已取代傳統(tǒng)單核CPU。現(xiàn)代SoC系統(tǒng)設(shè)計規(guī)模的越來越大，使得SoC芯片驗證越發(fā)重要，如何快速有效的進行設(shè)計驗證已成為芯片設(shè)計的關(guān)鍵。在大規(guī)模 SoC系統(tǒng)級芯片驗證中，硬件仿真加速器這種快速、高容量、高仿真性能的工具逐漸被采用。
　　使用硬件仿真器對大規(guī)模SoC芯片進行仿真時，仿真速度一般不超過6MHz。導(dǎo)致在仿真環(huán)境下

2、對PCIe、SATA等高速串行總線進行仿真時，無法連接真實設(shè)備。針對此問題，本文進行了系統(tǒng)性的研究，提出了一種基于報文異步傳輸原理和PIPE協(xié)議的PIPE接口適配器設(shè)計方法，設(shè)計并實現(xiàn)了一款基于FPGA的PIPE接口適配器，為硬件仿真器環(huán)境下連接真實PCIe設(shè)備提供解決方案。本文主要工作及創(chuàng)新點如下：
　　1.研究PCIe總線協(xié)議規(guī)范，依據(jù)PCIe協(xié)議的分層結(jié)構(gòu)和主流PCIe控制器將MAC層與物理層分開的做法，確定通過設(shè)計物理層仿

3、真模型來實現(xiàn)硬件仿真器與真實設(shè)備間的連接方法。
　　2.研究物理層PIPE接口規(guī)范，分析PIPE接口報文時序，根據(jù)PIPE接口報文的特點，并結(jié)合跨時鐘信號的異步傳輸方法，提出了一種跨異步時鐘的PIPE適配器設(shè)計方法，解決了其中的信用同步等周期性報文的傳輸方法。
　　3.按照前述方法，基于FPGA，設(shè)計并實現(xiàn)了一種針對PCIe協(xié)議的PIPE接口適配器，解決了慢速仿真器平臺（低于10MHz）與真實PCIe設(shè)備間的連接問題。