基于IP核的SoC測(cè)試結(jié)構(gòu)多目標(biāo)優(yōu)化技術(shù)研究.pdf

1、當(dāng)今,系統(tǒng)芯片(System on Chip,SoC)已成為集成電路設(shè)計(jì)的一大主流,基于 IP核復(fù)用的 SoC設(shè)計(jì)方法可以加快產(chǎn)品上市時(shí)間。但是由 IP核集成的系統(tǒng)芯片 SoC的測(cè)試也成為了芯片制造過程中的一大挑戰(zhàn)。
　　本文針對(duì) SoC測(cè)試結(jié)構(gòu)多目標(biāo)聯(lián)合優(yōu)化問題開展研究。在研究了 IEEE1500標(biāo)準(zhǔn)的基礎(chǔ)上,重點(diǎn)對(duì) IP(Intellectual Property)核的測(cè)試殼Wrapper結(jié)構(gòu)及芯片級(jí)的測(cè)試控制器進(jìn)行了研究。在

2、此基礎(chǔ)上,研究配置有測(cè)試殼 Wrapper結(jié)構(gòu)的 IP核的測(cè)試時(shí)間和測(cè)試功耗,包括以減少 IP核測(cè)試時(shí)間為目的的 IP核內(nèi)部掃描鏈的平衡化和測(cè)試殼Wrapper輸入輸出單元的平衡分配,以及建立IP核的測(cè)試功耗研究模型。針對(duì)SoC的測(cè)試時(shí)間與測(cè)試功耗相互制約的關(guān)系,建立了一個(gè)新穎的基于TAM(Test Access Mechanism)分組策略的測(cè)試時(shí)間與測(cè)試功耗多目標(biāo)優(yōu)化模型,在深入研究多目標(biāo)遺傳算法的基礎(chǔ)上,將其應(yīng)用于優(yōu)化模型的求解。