基于FPGA的電力諧波分析儀的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、電網(wǎng)中的諧波污染日益嚴(yán)重，給電網(wǎng)和用電設(shè)備造成了極大的危害。對(duì)電網(wǎng)中的諧波進(jìn)行正確測(cè)量是抑制諧波危害的前提。因此，對(duì)電網(wǎng)中的諧波進(jìn)行實(shí)時(shí)檢測(cè)和分析，將具有重要的理論和工程意義。
　　目前，諧波分析系統(tǒng)多采用雙處理器的硬件架構(gòu)設(shè)計(jì)，可以較好地滿足檢測(cè)算法中復(fù)雜運(yùn)算，以及系統(tǒng)控制的需要，但是這種電路結(jié)構(gòu)設(shè)計(jì)復(fù)雜，處理器之間需要通過片外總線實(shí)現(xiàn)通信，數(shù)據(jù)交換速度受到限制，且處理器內(nèi)部的數(shù)據(jù)處理依靠串行執(zhí)行指令來完成，處理速度受流水線限制

2、。為了提高系統(tǒng)速度，提出了一種基于FPGA和SOPC技術(shù)的諧波信號(hào)采集和處理系統(tǒng)的解決方案。該方案中，前端的諧波采集和處理使用硬件實(shí)現(xiàn)，充分了發(fā)揮硬件加速的優(yōu)勢(shì);利用FPGA中的NiosⅡ軟核處理器對(duì)處理后的數(shù)據(jù)做進(jìn)一步運(yùn)算和控制，該過程在FPGA片內(nèi)總線上完成，解決了數(shù)據(jù)傳輸?shù)钠款i，充分發(fā)揮了硬件設(shè)計(jì)的高速性和NiosⅡ軟核處理器控制的靈活性。
　　本文采用芯片AD7606，運(yùn)放OPA2227，電流電壓傳感器等完成了諧波信號(hào)的采

3、集和調(diào)理電路的設(shè)計(jì)。然后運(yùn)用Verilog HDL硬件描述語言對(duì)前端的諧波采集和處理進(jìn)行了硬件實(shí)現(xiàn)，主要包括AD芯片驅(qū)動(dòng)和采樣的實(shí)現(xiàn)，對(duì)采樣數(shù)據(jù)加Blackman窗的實(shí)現(xiàn)，局部流水線結(jié)構(gòu)的浮點(diǎn)FFT運(yùn)算模塊的實(shí)現(xiàn)等，并使用Modelsim對(duì)上述硬件模塊進(jìn)行了時(shí)序仿真驗(yàn)證。為了進(jìn)一步完成相關(guān)運(yùn)算和控制，引入NiosⅡ軟核處理器，并在軟核處理器上進(jìn)行軟件的編寫，完成了總體的調(diào)度，F(xiàn)FT運(yùn)算結(jié)果的讀取，雙峰插值算法，以及諧波參數(shù)的計(jì)算。為了進(jìn)

4、行人機(jī)交互，完成了LTM IP核的設(shè)計(jì)，并將其掛接在軟核處理器的總線上，使其能夠主動(dòng)讀取相應(yīng)的顯示信息。最后，在DE2-70開發(fā)板進(jìn)行了驗(yàn)證，實(shí)現(xiàn)了諧波檢測(cè)系統(tǒng)。
　　最后對(duì)系統(tǒng)進(jìn)行了相關(guān)的分析和測(cè)試。在100MHz時(shí)鐘下，前端的處理模塊可以在77us內(nèi)完成一次1024點(diǎn)浮點(diǎn)FFT運(yùn)算，NiosⅡ軟核處理器能在78ms完成1路諧波信號(hào)的插值和諧波參數(shù)計(jì)算，在實(shí)際應(yīng)用中，系統(tǒng)能夠滿足實(shí)時(shí)檢測(cè)的需求。對(duì)系統(tǒng)進(jìn)行的相關(guān)分析和測(cè)試表明，系