超短波高速數(shù)傳電臺(tái)中的信道編譯碼技術(shù)研究.pdf

1、隨著21世紀(jì)信息時(shí)代的到來(lái),計(jì)算機(jī)和通信技術(shù)的發(fā)展日新月異,數(shù)字信息的存儲(chǔ)和交換量日益增加,人類(lèi)對(duì)信息傳輸?shù)臏?zhǔn)確性和可靠性要求也越來(lái)越高。信道編譯碼技術(shù)可以檢測(cè)并糾正信息在信道傳輸過(guò)程中的隨機(jī)錯(cuò)誤以及突發(fā)錯(cuò)誤,有效提高通信質(zhì)量。通過(guò)對(duì)信道編譯碼技術(shù)的研究,確保信息在一個(gè)有噪超短波信道中,以盡可能高的準(zhǔn)確性、盡可能低的復(fù)雜度、最大限度接近香農(nóng)限的碼率進(jìn)行傳輸,最有效可靠地達(dá)到超短波高速數(shù)傳電臺(tái)的要求,以滿(mǎn)足未來(lái)戰(zhàn)場(chǎng)需要。
　　LDP

2、C(低密度奇偶校驗(yàn))碼是一種基于圖和迭代譯碼的信道編碼方案,性能非常接近香農(nóng)限且實(shí)現(xiàn)復(fù)雜度低,具有很強(qiáng)的糾錯(cuò)抗干擾能力,因此,成為現(xiàn)代通信系統(tǒng)中信道編碼的強(qiáng)有力競(jìng)爭(zhēng)者。近年來(lái)隨著LDPC碼的理論研究不斷成熟,硬件實(shí)現(xiàn)已成為可能,它開(kāi)始逐漸被新一代無(wú)線通信系統(tǒng)所采用。本文重點(diǎn)對(duì)LDPC碼的性能進(jìn)行了深入的研究,并與RS(Reed-Solomon)碼進(jìn)行了全面的比較分析。本論文所做的主要工作和創(chuàng)新點(diǎn)如下:
　　(1)簡(jiǎn)要回顧了信道編譯

3、碼技術(shù)的研究背景與發(fā)展歷史,并對(duì)RS碼和LDPC碼目前的研究現(xiàn)狀和應(yīng)用領(lǐng)域進(jìn)行了分析。為了設(shè)計(jì)一種性能與復(fù)雜度兼顧的LDPC碼編譯碼器,必須首先對(duì)信道編碼的碼字構(gòu)造方法、編譯碼算法有較全面的了解和認(rèn)識(shí),本文深入闡述了 RS碼和LDPC碼編譯碼的構(gòu)造與算法。
　　(2)為了進(jìn)一步降低LDPC碼譯碼算法的復(fù)雜度,基于經(jīng)典的置信傳播(BP)算法,對(duì)該算法衍生出來(lái)的概率域和對(duì)數(shù)域的迭代算法進(jìn)行了深入地研究。根據(jù)LDPC碼的特點(diǎn)及目前LDP

4、C碼譯碼時(shí)存在的缺點(diǎn),給出一種實(shí)用性更強(qiáng)的LDPC改進(jìn)譯碼算法——對(duì)數(shù)域迭代后驗(yàn)概率對(duì)數(shù)似然比(APP LLR)算法。該算法將大量的乘法運(yùn)算轉(zhuǎn)化為加法運(yùn)算,大大降低了譯碼算法的復(fù)雜度。
　　(3)為了構(gòu)造簡(jiǎn)潔、高效、且易于實(shí)現(xiàn)的實(shí)用?好?碼,基于MATLAB仿真平臺(tái),構(gòu)建了RS碼與LDPC碼編譯碼仿真系統(tǒng)。首先針對(duì)AWGN信道模型對(duì)不同碼長(zhǎng)、碼率及迭代次數(shù)的RS碼和LDPC碼進(jìn)行性能仿真,進(jìn)一步選取VHF頻段小尺度多徑衰落信道模型

5、對(duì)RS碼和LDPC碼在鄉(xiāng)村、城市、沿海和郊區(qū)四種場(chǎng)景進(jìn)行性能仿真。最后將LDPC碼與RS碼在 AWGN信道和 VHF頻段信道模型下進(jìn)行全面的性能比較與分析。仿真結(jié)果表明,LDPC碼在中長(zhǎng)碼下比RS碼有著更加優(yōu)異的糾錯(cuò)性能,尤其在高碼率下的性能更為突出。
　　(4)通過(guò)概率域的和積算法(SPA)和對(duì)數(shù)域的迭代 APP LLR算法的性能仿真及分析可見(jiàn),迭代APP LLR算法能以較小的性能損失換取譯碼算法復(fù)雜度的大幅降低。進(jìn)一步選用迭代

6、APP LLR算法,結(jié)合不同地形條件下的VHF頻段信道模型,仿真了LDPC碼編譯碼系統(tǒng)的性能。理論分析及仿真結(jié)果均表明,基于迭代APP LLR算法的LDPC碼,實(shí)現(xiàn)簡(jiǎn)單,性能優(yōu)異,具有良好的工程應(yīng)用前景。
　　(5)給出LDPC碼編譯碼器的FPGA硬件設(shè)計(jì)方案?；贗SE11.4和Modelsim6.5仿真平臺(tái),運(yùn)用 Verilog HDL編程語(yǔ)言,通過(guò)移位寄存器電路加累積(SRAA:Shift Register Adder Ac