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文檔簡介
1、時序模型是針對模擬電路設(shè)計的一種驗證，是IP特性描述中很重要的一部分，是檢驗電路設(shè)計好壞的重要標準，也是客戶在使用其電路數(shù)據(jù)參考的重要標準，是對電路設(shè)計的功能更細節(jié)，更數(shù)字化的一個描述。時序模型主要是針對需要使用完整IP庫的客戶，公司在為保密電路設(shè)計圖的同時，給他們一個直觀和準確的數(shù)據(jù)信息。
本文的項目來源是中芯國際集成電路制造公司的自主研發(fā)產(chǎn)品之一，在90nm工藝下一套低漏電流的標準I/O庫的設(shè)計和時序模型的仿真與驗證。
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