NoC路由算法及仿真模型的設(shè)計(jì)與研究.pdf

1、隨著半導(dǎo)體技術(shù)以及集成電路技術(shù)的飛速發(fā)展，單個(gè)芯片中IP(IntellectualProperty)核數(shù)量越來越多。當(dāng)單個(gè)芯片上集成的IP核數(shù)目達(dá)到成百上千的時(shí)候，基于片上總線的SoC(System-on-a-Chip)在設(shè)計(jì)上遇到了全局時(shí)鐘難以同步、地址空間有限、無法支持多節(jié)點(diǎn)并行通訊與系統(tǒng)擴(kuò)展不夠靈活等問題，嚴(yán)重制約了集成在單一芯片上的IP核規(guī)模及系統(tǒng)性能。將計(jì)算機(jī)網(wǎng)絡(luò)技術(shù)引入SoC設(shè)計(jì)領(lǐng)域，以片上網(wǎng)絡(luò)的形式從體系結(jié)構(gòu)上徹底解決上述

2、問題并成為該領(lǐng)域的研究熱點(diǎn)。目前NoC(Network on chips)上的研究大部分集中在對拓?fù)浣Y(jié)構(gòu)、路由器和路由算法等各個(gè)部件的性能優(yōu)化方面。 論文的主要工作正是對以上幾個(gè)方面進(jìn)行研究的，重點(diǎn)介紹了NoC常用的拓?fù)浣Y(jié)構(gòu)，以及常用的路由技術(shù)和路由算法。在研究Turn Model模型的基礎(chǔ)上，提出一種基于2D Mesh結(jié)構(gòu)的XY-YX路由算法。該算法是一種確定性的無死鎖的最短路徑路由算法，并且給出無死鎖的證明，最后通過NoC模

3、擬仿真實(shí)驗(yàn)平臺NIRGAM(NoC Interconnect Routing and Application Modeling)，將該算法在一個(gè)4×4的2D Mesh網(wǎng)絡(luò)中進(jìn)行了仿真，并對仿真結(jié)果進(jìn)行了分析。 為了將來能在硬件上實(shí)現(xiàn)、驗(yàn)證并比較不同路由算法以及拓?fù)浣Y(jié)構(gòu)對網(wǎng)絡(luò)性能的影響，我們建立了以FPGA為核心的硬件仿真測試平臺，并提出了一個(gè)基于E-cube路由算法的路由節(jié)點(diǎn)模型。該路由節(jié)點(diǎn)模型采用了規(guī)則二維Torus拓?fù)浣Y(jié)構(gòu)、