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1、Verilog-HDL是應(yīng)用最為廣泛的硬件描述語言(HDL)之一，它適合于從算法級、門級到開關(guān)級的各個層次的設(shè)計和描述，也可以進行仿真驗證、時序分析等。這篇論文討論的是對Verilog-HDL的研究和應(yīng)用。 首先，闡述了研究的背景和研究的目的與意義。 其次，對Verilog-HDL進行了整體概述。從產(chǎn)生及發(fā)展、主要特點、語法、模型、描述方式和開發(fā)環(huán)境等方面，對Verilog-HDL本身進行了介紹。這為后面對Verilog
2、-HDL的研究及應(yīng)用打下基礎(chǔ)。 然后，從實踐的角度，展開對Verilog-HDL的研究。對于一個完整地數(shù)字電路系統(tǒng)，一般包含信號發(fā)生、信號檢測和信號顯示三大部分。這里，從上述的三個部分入手，通過研究過程中開發(fā)的可編程單脈沖發(fā)生器、脈沖頻率測量、脈沖周期測量、發(fā)光二極管顯示、LCD顯示和256點陣顯示等應(yīng)用實例，討論在同一設(shè)計、不同Verilog-HDL實現(xiàn)的情況下，各種方法的優(yōu)劣性，并抽象出利用Verilog-HDL設(shè)計一般數(shù)字
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