基于DSP+FPGA的數(shù)字電視條件接收系統(tǒng)設計.pdf

1、本論文以數(shù)字電視條件接收系統(tǒng)為研究對象，系統(tǒng)硬件設計以DSP和FPGA為實現(xiàn)平臺，采用以DSP實現(xiàn)其加密算法、以FPGA實現(xiàn)其外圍電路，對數(shù)字電視條件接收系統(tǒng)進行設計。
　　 首先根據(jù)數(shù)字電視條件接收系統(tǒng)的原理及其軟硬分離的發(fā)展趨勢，提出采用DSP+FPGA結構的設計方式，將ECC與AES加密算法應用于SK與CW的加密；根據(jù)其原理對系統(tǒng)進行總體設計，同時對系統(tǒng)各部分的硬件原理圖進行詳細設計，并進行PCB設計。
　　 其次

2、采用從上而下的設計方式，對FPGA實現(xiàn)的邏輯功能劃分為各個功能模塊，然后再對各個模塊進行設計、仿真。采用Quartus Ⅱ7.2軟件對FPGA實現(xiàn)的邏輯功能進行設計、仿真。仿真結果表明：基于通用加擾算法(CSA)的加擾器模塊，滿足TS流加擾要求；塊加密模塊的最高時鐘頻率達到229.89MHz，流加密模塊的最高時鐘頻率達到331.27MHz，對于實際的碼流來說，具有比較大的時序裕量；DSP接口模塊滿足ADSP BF-535的讀寫時序；包處

3、理模塊實現(xiàn)對加密后數(shù)據(jù)的包處理。
　　 最后對條件接收系統(tǒng)中加密算法程序采用結構化、模塊化的編程方式進行設計。ECC設計時采用C語言與匯編語言混合編程，充分利用兩種編程語言的優(yōu)勢。將ECC與AES加密算法在VisualDSP++3.0開發(fā)環(huán)境下進行驗證，并下載至ADSP BF-535評估板上運行。輸出結果表明：有限域運算匯編語言編程的實現(xiàn)方式，其運行速度明顯提高，192位加法提高380個時鐘周期，32位乘法提高92個時鐘周期；E