干線綜合測(cè)試儀FPGA設(shè)計(jì)實(shí)現(xiàn).pdf

1、干線傳輸設(shè)備是每個(gè)通信系統(tǒng)的重要組成部分，它串接在交換機(jī)（或復(fù)接器）和信道機(jī)之間，用于完成干線信息的編解碼工作。在干線傳輸設(shè)備的生產(chǎn)調(diào)試、檢驗(yàn)、驗(yàn)收以及日常維護(hù)過(guò)程中，都需要對(duì)其功能性能進(jìn)行檢測(cè)。但是，目前還沒(méi)有一個(gè)適合多種網(wǎng)系的測(cè)試設(shè)備可供使用，給干線傳輸設(shè)備的生產(chǎn)、檢驗(yàn)以及網(wǎng)絡(luò)維護(hù)、故障定位等工作帶來(lái)不便。因而，急需研制一種能夠適應(yīng)目前主要網(wǎng)系傳輸設(shè)備接口的測(cè)試儀。 本文的目的正是要搭建一個(gè)以FPGA+DSP為基礎(chǔ)的干線綜合

2、測(cè)試儀，為干線傳輸設(shè)備的生產(chǎn)、檢驗(yàn)以及網(wǎng)絡(luò)維護(hù)、故障定位等工作提供幫助，對(duì)工程應(yīng)用有著積極的現(xiàn)實(shí)意義。 論文的主要工作是測(cè)試儀FPGA部分的設(shè)計(jì)實(shí)現(xiàn)，包括以下幾個(gè)方面： 1、提出了設(shè)計(jì)思路：詳細(xì)分析了預(yù)期被測(cè)設(shè)備的接口種類、數(shù)據(jù)幀結(jié)構(gòu)特點(diǎn)，最終給出了測(cè)試儀的設(shè)計(jì)結(jié)構(gòu)； 2、設(shè)計(jì)實(shí)現(xiàn)了信碼發(fā)送：用硬件描述語(yǔ)言VHDL編寫(xiě)程序在FPGA上實(shí)現(xiàn)了符合一定幀結(jié)構(gòu)的發(fā)送端測(cè)試信號(hào)源； 3、設(shè)計(jì)實(shí)現(xiàn)了信碼接收：實(shí)現(xiàn)了