基于真分式噪聲傳遞函數(shù)的長環(huán)路延時(shí)連續(xù)時(shí)間Sigma Delta調(diào)制器的研究與設(shè)計(jì).pdf

1、近些年來，無線寬帶通信系統(tǒng)的迅猛發(fā)展促進(jìn)著寬帶低功耗和高動態(tài)范圍模數(shù)轉(zhuǎn)換器(ADC)的快速發(fā)展。連續(xù)時(shí)間Sigma Delta調(diào)制器相比于離散時(shí)間SigmaDelta調(diào)制器由于具有低功耗和內(nèi)在抗混疊性能而被廣泛采用在寬帶數(shù)據(jù)轉(zhuǎn)換系統(tǒng)中。
　　在諸如IEEE802.11 ac中定義的5G Wi-fi等協(xié)議中，對數(shù)據(jù)轉(zhuǎn)換提出了更高帶寬和更高精度的要求。這種趨勢意味著調(diào)制器將采用更高的采樣頻率，因?yàn)檫^采樣率一般在10倍至20倍之間。高采

2、樣頻率的一個(gè)關(guān)鍵瓶頸是連續(xù)時(shí)間SigmaDelta調(diào)制器中的過量環(huán)路延時(shí)。傳統(tǒng)的調(diào)制器設(shè)計(jì)通常會允許半個(gè)時(shí)鐘周期的環(huán)路延時(shí)并進(jìn)行補(bǔ)償，因此也限制了系統(tǒng)的最大采樣頻率。本文從連續(xù)時(shí)間Sigma Delta調(diào)制器的噪聲傳遞函數(shù)(NTF)入手，對NTF進(jìn)行修飾，設(shè)計(jì)一個(gè)真分式噪聲傳遞函數(shù)并綜合，使調(diào)制器所允許的最大環(huán)路延時(shí)提升至兩個(gè)時(shí)鐘周期。當(dāng)環(huán)路允許的最大環(huán)路延時(shí)延長之后，可以采用高能效的逐次逼近型(SAR)ADC作為內(nèi)部量化器，既充分利用

3、擴(kuò)展的環(huán)路延時(shí)，也能有效發(fā)揮SAR ADC的高能效性?；谶@種方法，本設(shè)計(jì)首先利用Matlab綜合出真分式噪聲傳遞函數(shù)，然后依托于Simulink仿真平臺搭建系統(tǒng)并建模，采用反饋-前饋混合結(jié)構(gòu)的三階調(diào)制器結(jié)構(gòu)，模擬各種非理想因素比如運(yùn)放的有限增益帶寬積、有限延時(shí)以及時(shí)鐘抖動等對整個(gè)系統(tǒng)性能的影響，確定了各個(gè)電路模塊的具體指標(biāo)參數(shù)。接著用Spectre工具進(jìn)行Verilog-A級建模，得到模塊的電路參數(shù)如積分器的電阻電容和反饋電流等。最后