基于RTL級(jí)實(shí)現(xiàn)的ADPCM編解碼器.pdf

1、該課題是在Intel 1992年用軟體實(shí)現(xiàn)的一種ADPCM算法的基礎(chǔ)上,以硬件方式來實(shí)現(xiàn)語音數(shù)據(jù)的編碼和解碼.當(dāng)采用16KHz的采樣頻率,采樣數(shù)據(jù)為16位PCM時(shí),數(shù)據(jù)傳輸速率為256kbps,當(dāng)被壓縮為4位ADPCM格式數(shù)據(jù)后,數(shù)據(jù)傳輸速率減少到64kbps;采用8KHz的采樣頻率時(shí),數(shù)據(jù)傳輸速率為32kbps.因此數(shù)據(jù)傳輸所需要的信道帶寬也相應(yīng)減少.此處理器只適用于16位線性PCM格式的數(shù)據(jù)輸入,內(nèi)含一個(gè)編碼器和一個(gè)解碼器,可以同時(shí)

2、進(jìn)行一個(gè)信道編碼和一個(gè)信道解碼,而且當(dāng)不需要進(jìn)行壓縮編碼時(shí)可以通過一個(gè)旁路電路直接輸出16位PCM數(shù)據(jù);主時(shí)鐘與PCM數(shù)據(jù)端時(shí)鐘或ADPCM數(shù)據(jù)端時(shí)鐘可以是異步的,不同的時(shí)鐘控制范圍內(nèi)的數(shù)據(jù)同步或交換是通過一個(gè)深度為8的FIFO來實(shí)現(xiàn)的;接口模型是以UART最基本的方式來交互數(shù)據(jù)的.在主時(shí)鐘為16.7MHz,PCM數(shù)據(jù)端與ADPCM數(shù)據(jù)端時(shí)鐘均為2.38MHz時(shí),模擬結(jié)果表明從PCM的起始位輸入U(xiǎn)ART接收器到ADPCM終止位輸出UAR

3、T發(fā)送器的最大延遲為14.3μs,從ADPCM的起始位輸入U(xiǎn)ART的接收器到PCM終止位輸出UART發(fā)送器的最大延遲為14.7μs,設(shè)計(jì)時(shí)盡可能的使編碼與解碼的時(shí)間相差不多,從結(jié)果看出基本達(dá)到這個(gè)要求.在進(jìn)行邏輯綜合時(shí)首先對(duì)邏輯綜合的原理作了一定的了解,然后利用TSMC的0.25μm的工藝庫,工作電壓為2.25V,工作溫度最高可達(dá)到125攝氏度的最壞情況下,進(jìn)行邏輯綜合時(shí)引入了wireload庫以便有效的模擬連線所引起的延遲及功耗,采用