基于Verilog HDL的數(shù)字邏輯虛擬實(shí)驗(yàn)系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn).pdf_第1頁
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文檔簡介

1、在數(shù)字電路實(shí)驗(yàn)過程中，一般具有兩種實(shí)驗(yàn)形式：一種是傳統(tǒng)實(shí)驗(yàn)教學(xué)，其優(yōu)點(diǎn)是有很好的直觀性和具體性能給學(xué)生帶來直覺的影響，缺點(diǎn)是資金投入大、實(shí)驗(yàn)過程損耗大、設(shè)備維護(hù)費(fèi)用高，特性參數(shù)不可控等；另一種是虛擬試驗(yàn)系統(tǒng)，除能較好的模擬實(shí)物外觀外，還可以利用系統(tǒng)提供的實(shí)驗(yàn)平臺開展實(shí)驗(yàn)的設(shè)計(jì)、仿真、綜合、進(jìn)行實(shí)驗(yàn)內(nèi)容的預(yù)習(xí)等。 本文針對《數(shù)字邏輯電路》課程實(shí)驗(yàn)問題，用Verilog-HDL設(shè)計(jì)數(shù)字邏輯系統(tǒng)，利用軟件完成功能仿真，直接觀察數(shù)字邏輯

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