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文檔簡介
1、目前D類放大器大多是使用模擬脈寬調(diào)制，實際上可以在數(shù)字域直接對數(shù)字音頻信號進(jìn)行脈寬調(diào)制。但為了達(dá)到理想的音頻重放效果，提高信噪比，在數(shù)字域直接進(jìn)行PWM需要至少數(shù)GHz的計數(shù)頻率，難以實現(xiàn)。目前可行的方法是先提高音頻信號采樣率，再采用Σ-Δ調(diào)制技術(shù)進(jìn)行噪聲整形，最后采用較低頻的PWM實現(xiàn)理想的數(shù)字音頻重放效果。 本文介紹了一個基于Σ-Δ調(diào)制的數(shù)字音頻放大器的數(shù)字部分的原理、設(shè)計細(xì)節(jié)以及在FPGA上的驗證過程。全部設(shè)計使用可綜合的
2、Verilog硬件描述語言完成，便于制成芯片。整個設(shè)計中，插值濾波部分，采用了三級半帶FIR插值濾波器（分別為38階、10階和8階）、一級3階4倍CIC插值器，共完成32倍插值；預(yù)失真部分，采用基于線性插值的算法；Σ-Δ調(diào)制器采用5階4位的CIFB結(jié)構(gòu)。預(yù)計實現(xiàn)優(yōu)于96dB的信噪比。另外，放大器使用S-PDIF接口和I2S接口作音頻信號輸入，使用I2C接口作控制輸入。設(shè)計前期，用Mathematica進(jìn)行了對理論的數(shù)學(xué)分析，用Matla
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