一種應(yīng)用于Sigma-Delta音頻DAC的低功耗內(nèi)插濾波器的研究與設(shè)計.pdf

1、數(shù)字視音頻技術(shù)的飛速發(fā)展和便攜式電子設(shè)備的迅速普及，使得市場對視音頻應(yīng)用的數(shù)據(jù)轉(zhuǎn)換器的需求迅速增長。同時，集成電路工作頻率、集成度的迅速上升和電路功能的不斷增強(qiáng)使得芯片的功耗隨之上升。因此，音視頻系統(tǒng)中DAC芯片的低功耗設(shè)計具有重要意義。
　　 本文將就Sigma-Delta音頻DAC中內(nèi)插濾波器的低功耗設(shè)計開展研究。在對數(shù)字集成電路低功耗設(shè)計的現(xiàn)有技術(shù)進(jìn)行調(diào)研與分析基礎(chǔ)上，詳細(xì)分析了Sigma-Delta DAC的系統(tǒng)原理和組

2、成。通過對內(nèi)插過程進(jìn)行數(shù)學(xué)分析推導(dǎo)出了內(nèi)插濾波器的時域、頻域響應(yīng)特性表達(dá)式。對系統(tǒng)結(jié)構(gòu)進(jìn)行分析，確定了使用多級內(nèi)插濾波器級聯(lián)的實現(xiàn)方案。然后通過比較常見的級聯(lián)模塊的功耗，確定了三級級聯(lián)半帶濾波器加采樣保持電路的系統(tǒng)結(jié)構(gòu)。通過權(quán)衡三級之間的通帶頻率，阻帶頻率，通帶紋波和阻帶衰減等參數(shù)，利用Matlab對半帶濾波器的系數(shù)進(jìn)行優(yōu)化。在完成系統(tǒng)級設(shè)計之后對每級半帶濾波器進(jìn)行結(jié)構(gòu)級、算法級、邏輯級的功耗優(yōu)化。采用折疊結(jié)構(gòu)共享硬件以節(jié)省硬件開銷。通

3、過后移升采樣模塊的位置以降低電路的工作頻率，從而降低功耗。通過算法優(yōu)化，減少濾波器的系數(shù)，從而降低邏輯運(yùn)算量，優(yōu)化功耗。根據(jù)算法優(yōu)化確定的新傳遞函數(shù)，提出了一種經(jīng)過改進(jìn)的半帶濾波器多相結(jié)構(gòu)。根據(jù)新結(jié)構(gòu)的級聯(lián)特性，進(jìn)行系數(shù)截斷優(yōu)化。通過減少系數(shù)的量化位數(shù)，來進(jìn)一步降低功耗。最后代碼實現(xiàn)時使用移位操作和加法操作代替乘法器，以節(jié)省硬件開銷。在完成內(nèi)插濾波器的Verilog描述后，進(jìn)行FPGA驗證從而保證所設(shè)計硬件的可實現(xiàn)性，同時驗證功耗優(yōu)化的