用VerilogHDL實現(xiàn)基本JPEG編碼器主體電路.pdf

1、隨著微電子技術(shù)的快速發(fā)展，數(shù)字圖像編解碼芯片設(shè)計技術(shù)在眾多領(lǐng)域有著廣泛應(yīng)用，其中靜態(tài)圖像編解碼芯片成為研究的熱點之一；靜態(tài)圖像壓縮標(biāo)準(zhǔn)(JPEG)內(nèi)部采用了被認為最有效壓縮技術(shù)的離散余弦變換(DCT)，同時該標(biāo)準(zhǔn)也被認為最好的壓縮圖片方法。本文主要利用VerilogHDL來設(shè)計實現(xiàn)、仿真JPEG編碼器芯片主體邏輯電路模塊，包括2D-DCT、量化、熵編碼和數(shù)據(jù)打包封裝模塊。 論文主要工作為對集成電路設(shè)計常用技巧做了概述，說明了JP

2、EG編碼標(biāo)準(zhǔn)和圖像處理基礎(chǔ)，文中選用了目前需要乘法單元數(shù)目最少的DCT算法，采用自頂向下(Top-Down)的設(shè)計方法規(guī)劃了流水線結(jié)構(gòu)，其中為DCT算法量身設(shè)計了專用乘法器，采用并行輸入方式實現(xiàn)流水和RAM轉(zhuǎn)置結(jié)構(gòu)；為了達到更好的壓縮效果設(shè)計了Z字形掃描模塊(Zig-Zag)，使得DCT變換后的交流系數(shù)重新排序；最后使用查找表方式完成Huffman熵編碼運算，在輸出端還實現(xiàn)了簡潔清晰的數(shù)據(jù)打包封裝(Packer)模塊，同時對整個內(nèi)部單元