基于A(yíng)TE93000高速數(shù)字通信測(cè)試技術(shù)研究.pdf

1、隨著集成電路朝著高密度、高速度、高可靠性的方向發(fā)展，電路間的數(shù)據(jù)傳輸已顯得十分重要，由于傳統(tǒng)并行接口技術(shù)受串?dāng)_和時(shí)鐘同步問(wèn)題的困擾己不能滿(mǎn)足日益增長(zhǎng)的高速數(shù)據(jù)傳輸要求，以Serdes接口為主的串行通信技術(shù)利用差分對(duì)傳輸方式和時(shí)鐘數(shù)據(jù)恢復(fù)方法巧妙地解決了并行接口技術(shù)中面臨的串?dāng)_和時(shí)鐘同步問(wèn)題，從而使數(shù)據(jù)傳輸速率得到極大地提高，逐步成為一種通用的高速I(mǎi)O接口標(biāo)準(zhǔn)。對(duì)這類(lèi)芯片測(cè)試技術(shù)的研究也就顯得具有現(xiàn)實(shí)意義。但隨著半導(dǎo)體的技術(shù)的高度發(fā)展，片

2、上晶體管的集成度達(dá)到較高的水平，越來(lái)越多的IP核被集成到同一片上。給測(cè)試帶來(lái)更加嚴(yán)峻的挑戰(zhàn)和迫切的要求。另外，加上工藝本身不完備帶來(lái)的問(wèn)題，為保證芯片高質(zhì)量測(cè)試，必須進(jìn)行全速測(cè)試，這就對(duì)測(cè)試機(jī)臺(tái)和測(cè)試板Loadboard的設(shè)計(jì)和制造提出更高要求。
　　 針對(duì)上述問(wèn)題，本論文對(duì)基于A(yíng)TE(Automatic Test Equiment)測(cè)試機(jī)臺(tái)Verigy93000測(cè)試具有高速Serdes接口的芯片技術(shù)進(jìn)行了研究。
　　

3、論文首先介紹了國(guó)內(nèi)外集成電路產(chǎn)業(yè)及其測(cè)試產(chǎn)業(yè)的發(fā)展?fàn)顩r，并討論高速Serdes接口廣泛應(yīng)用及對(duì)ATE測(cè)試挑戰(zhàn)。介紹了抖動(dòng)、噪聲測(cè)量及分析理論中的基礎(chǔ)知識(shí)和根源機(jī)理，并從概率密度函數(shù)方面分析了抖動(dòng)、噪聲及誤碼率BER之間的關(guān)系。然后論文從頻域方面對(duì)PLL系統(tǒng)單元進(jìn)行分析，并具體分析Serdes鏈路中各個(gè)子系統(tǒng)、信道的特性及它們中抖動(dòng)、噪聲和信號(hào)完整性產(chǎn)生的機(jī)理。隨后，論文針對(duì)ATE93000測(cè)試系統(tǒng)架構(gòu)及其PS3600、PS HX板卡性能