基于FPGA的DVB-T單頻網(wǎng)時間同步系統(tǒng)的設(shè)計.pdf

1、本論文首先介紹并討論了DVB-T單頻網(wǎng)的時間同步原理，對其中的一些關(guān)鍵問題做了詳細(xì)的分析，在此基礎(chǔ)上提出了一種基于FPGA的DVB-T單頻網(wǎng)時間同步的硬件設(shè)計方案，即位于MPEG-2系統(tǒng)層復(fù)用器之后的單頻網(wǎng)適配器和發(fā)射臺調(diào)制前端的同步系統(tǒng)的FPGA設(shè)計。 根據(jù)DVB-T單頻網(wǎng)適配器實現(xiàn)的功能，本文提出了它的系統(tǒng)設(shè)計框圖，將其劃分為若干模塊。在對每一個模塊的設(shè)計要點做了詳細(xì)說明之后，采用Verilog語言編寫各模塊邏輯代碼，在Al

2、tera公司的QuartusⅡ5.0集成開發(fā)環(huán)境下，基于Altera公司Stratix系列FPGA對各模塊及整個單頻網(wǎng)適配器進(jìn)行了仿真。仿真結(jié)果表明該設(shè)計能夠正確地以周期或非周期的方式向TS流中插入包含各種參數(shù)的兆幀初始化包(MIP)。對位于發(fā)射臺的同步系統(tǒng)，本文同樣給出了設(shè)計框圖。對其仿真后的結(jié)果表明，該設(shè)計可以正確計算出發(fā)射時間和延遲時間，并進(jìn)行正確的延遲。為了進(jìn)一步驗證本文中提出的設(shè)計方案，本文采用延遲模塊來模擬節(jié)目分配網(wǎng)絡(luò)，針對

3、兩個發(fā)射臺時間同步的情況對DVB-T單頻網(wǎng)適配器和同步系統(tǒng)進(jìn)行了聯(lián)合仿真。這樣的方法在不影響模塊功能的前提下簡化了對結(jié)果的分析。仿真結(jié)果表明，本論文提出的設(shè)計方案正確可行。 本文中的設(shè)計并不強調(diào)面面俱到，而是緊緊圍繞單頻網(wǎng)適配器和同步系統(tǒng)實現(xiàn)時間同步的核心功能進(jìn)行，目的在于對基于FPGA的設(shè)計方案的可行性進(jìn)行驗證。盡管如此，本文中的設(shè)計仍然可以作為產(chǎn)品原型，在此基礎(chǔ)上可以非常方便地進(jìn)行升級。從應(yīng)用來講，本文的研究具有巨大的市場價