統(tǒng)一驗(yàn)證方法的實(shí)現(xiàn).pdf

1、隨著半導(dǎo)體工藝和電子設(shè)計(jì)自動(dòng)化技術(shù)的不斷發(fā)展，SoC芯片集成度越來(lái)越高，芯片的功能越來(lái)越復(fù)雜，而SoC開(kāi)發(fā)時(shí)間越來(lái)越短，導(dǎo)致SoC設(shè)計(jì)生產(chǎn)率無(wú)法滿(mǎn)足實(shí)際產(chǎn)品的需求。因此，SoC設(shè)計(jì)中面臨的復(fù)雜的IP模塊、嵌入式軟件、不斷增長(zhǎng)的晶體管數(shù)量、系統(tǒng)驗(yàn)證不完備等等，都成為傳統(tǒng)方法日益增重的負(fù)擔(dān)。面對(duì)SoC設(shè)計(jì)的這些挑戰(zhàn)，必須在IC設(shè)計(jì)方法上有重大變革。 目前的SoC設(shè)計(jì)中，驗(yàn)證工作需要投入的資源已占整個(gè)設(shè)計(jì)資源的60﹪～80﹪，甚至超過(guò)

2、85﹪，其效率越來(lái)越成為制約設(shè)計(jì)效率的瓶頸。因此，如何提高SoC驗(yàn)證效率已經(jīng)成為SoC設(shè)計(jì)方法學(xué)研究的關(guān)鍵領(lǐng)域之一。其中，仿真驗(yàn)證作為傳統(tǒng)的驗(yàn)證方法，目前仍然是主流的驗(yàn)證技術(shù)。因此，仿真驗(yàn)證效率的提高能極大地縮短整個(gè)設(shè)計(jì)流程。 傳統(tǒng)的仿真驗(yàn)證方法一般是針對(duì)設(shè)計(jì)流程中特定抽象層次的模型來(lái)建立驗(yàn)證環(huán)境。這樣的驗(yàn)證環(huán)境存在以下幾個(gè)問(wèn)題：不支持驗(yàn)證環(huán)境在多級(jí)模型中的復(fù)用；不同抽象層次的驗(yàn)證環(huán)境存在一致性驗(yàn)證問(wèn)題；驗(yàn)證環(huán)境的開(kāi)發(fā)與系統(tǒng)設(shè)計(jì)

3、不同步。為解決上述問(wèn)題，美國(guó)的Cadence公司已經(jīng)提出了一種統(tǒng)一驗(yàn)證方法，從概念上給出了解決思路。但是，該方法并沒(méi)有實(shí)際的模型建立方案。為此，本文利用該方法的思想，提出了一個(gè)基于事務(wù)的多級(jí)復(fù)用的驗(yàn)證模型，成功的解決了驗(yàn)證和設(shè)計(jì)無(wú)法同步和驗(yàn)證效率低下的問(wèn)題。該模型根據(jù)芯片設(shè)計(jì)的不同抽象層次分成系統(tǒng)級(jí)、行為級(jí)和RTI，級(jí)三個(gè)層次模型。每個(gè)層次模型之間不是獨(dú)立地存在，而是由高層次模型演化而來(lái)，低級(jí)模型復(fù)用高層次模型的驗(yàn)證環(huán)境和測(cè)試向量。