帶SPI接口的超高速寬調(diào)諧范圍頻率合成器設(shè)計(jì).pdf

1、時(shí)鐘在電子系統(tǒng)中扮演的角色十分重要，在通信系統(tǒng)、電子測(cè)量、儀器儀表等領(lǐng)域，時(shí)鐘的好壞直接影響整個(gè)系統(tǒng)的性能。當(dāng)今，軟件無(wú)線電技術(shù)的廣泛應(yīng)用和跳頻通信技術(shù)的不斷發(fā)展使得對(duì)于寬調(diào)諧范圍頻率合成器的需求越來(lái)越大。今后的發(fā)展趨勢(shì)有可能朝著用單片寬帶VCO實(shí)現(xiàn)寬調(diào)諧范圍頻率合成器的方向邁進(jìn)。由于環(huán)形VCO比LC-VCO的調(diào)諧范圍要大，并且占用芯片面積更小，同時(shí)，噪聲性能可以通過(guò)參數(shù)的不斷優(yōu)化達(dá)到時(shí)鐘信號(hào)的要求，所以基于環(huán)形VCO的寬調(diào)諧范圍頻率合

2、成器出現(xiàn)得越來(lái)越多。
　　 本文在分析研究國(guó)內(nèi)外頻率合成器發(fā)展動(dòng)態(tài)的基礎(chǔ)上，設(shè)計(jì)了一個(gè)適應(yīng)超高頻率工作環(huán)境、調(diào)諧范圍寬的頻率合成器。它能夠?qū)崿F(xiàn)調(diào)諧范圍2.8GHz～5.6GHz，頻點(diǎn)間隔80MHz的頻率輸出,加以緩沖級(jí)電路，可以輸出方波或近似方波。電路在設(shè)計(jì)過(guò)程中采用了全定制和半定制相結(jié)合的方法，其中，可編程分頻器中的可編程計(jì)數(shù)器部分采用了半定制ASIC設(shè)計(jì)流程進(jìn)行設(shè)計(jì)，而PLL系統(tǒng)的其他部分采用全定制流程設(shè)計(jì)。從混合仿真結(jié)果看

3、，系統(tǒng)工作性能良好。
　　 本次設(shè)計(jì)采用TSPC結(jié)構(gòu)實(shí)現(xiàn)了一個(gè)無(wú)死區(qū),鑒相范圍為[-1.8π，1.8π]的線性PFD。采用了一個(gè)電流匹配范圍寬，電流失配小的結(jié)構(gòu)實(shí)現(xiàn)了一個(gè)充放電電流為300μA的CP，后仿真結(jié)果顯示充放電電流在輸出電壓0.5V～1V范圍內(nèi)偏差不超過(guò)4μA，即1.4％；電流失配不超過(guò)3.2μA，即1.1％。采用三級(jí)環(huán)形結(jié)構(gòu)，設(shè)計(jì)了一個(gè)后仿真調(diào)諧范圍大于3GHz，輸出5.6GHz信號(hào)時(shí)后仿相位噪聲約為-95dBc/H

4、z@1MHz的VCO。用混合設(shè)計(jì)方法實(shí)現(xiàn)了一個(gè)分頻比為35～70的可編程分頻器,并用全定制設(shè)計(jì)了一個(gè)工作頻率高于6.25GHz的前置8分頻器。環(huán)路濾波器部分采用二階結(jié)構(gòu)，并用片外元件實(shí)現(xiàn)。前仿真結(jié)果顯示環(huán)路在30μs左右鎖定，鎖定后VCO壓控信號(hào)線上的電壓變化幅度為0.0731mV。
　　 針對(duì)可編程分頻器部分控制端口較多的問(wèn)題，本文在分析一些串行接口協(xié)議的基礎(chǔ)上選擇并設(shè)計(jì)了一個(gè)SPI串行接口電路，它每次操作可實(shí)現(xiàn)48位數(shù)據(jù)的寫