直序擴(kuò)頻通信收發(fā)機(jī)功能的Verilog設(shè)計.pdf

1、擴(kuò)頻技術(shù)與傳統(tǒng)通信技術(shù)相比，具有抗干擾、抗噪音、抗多徑衰落、保密性好、功率譜密度低、隱蔽性和低截獲概率的優(yōu)點，特別是碼分多址（CDMA）技術(shù)的應(yīng)用，使得其在移動通信領(lǐng)域飛速發(fā)展，目前的3G 移動通信技術(shù)以及未來的4G 通信無不采用擴(kuò)頻通信技術(shù)。擴(kuò)頻通信技術(shù)的廣泛使用，帶動了擴(kuò)頻類芯片的發(fā)展，使其成為研究重點。然而目前對直接序列擴(kuò)頻系統(tǒng)的研究多基于理論仿真，或者用FPGA與DSP 相結(jié)合實現(xiàn)，因此用Verilog HDL 語言搭建一個純數(shù)

2、字直接序列擴(kuò)頻收發(fā)機(jī)，為將來設(shè)計擴(kuò)頻芯片奠定基礎(chǔ)是有積極意義的。
　　 本文用Ver I l o g 語言建立了一個用于直接序列擴(kuò)頻通信的收發(fā)機(jī)，包括偽碼產(chǎn)生、信道卷積編解碼、偽碼捕獲、偽碼跟蹤等模塊。文章研究了各模塊的關(guān)鍵技術(shù)，尤其是偽碼的捕獲、跟蹤和信道編解碼方面，分析其原理和性能，對不同結(jié)構(gòu)進(jìn)行比較，選擇性能好，易硬件實現(xiàn)的算法結(jié)構(gòu)搭建。本文成功實現(xiàn)了基于信號瞬時功率的自適應(yīng)門限捕獲算法，該模型對對相關(guān)區(qū)間接受信號進(jìn)行能量