外文翻譯----橋接模擬與數(shù)字世界之間的鴻溝

1、<p><b>　　外文翻譯譯文：</b></p><p>　　橋接模擬與數(shù)字世界之間的鴻溝</p><p>　　大多數(shù)應(yīng)用程序要求模擬和數(shù)字功能的并存，把此功能結(jié)合在單一芯片上的好處是很明顯的。然而，這樣的混合信號(hào)集成也向人們提出了重大挑戰(zhàn)。此外，數(shù)字和模擬功能往往以不同的速度進(jìn)行發(fā)展，但混合信號(hào)在如工業(yè)，汽車和醫(yī)療行業(yè)的解決方案在關(guān)鍵時(shí)期必須保持是能用的

2、。最新的混合信號(hào)半導(dǎo)體工藝正在著力解決這些問題，本文將著重于當(dāng)具體指定集成混合信號(hào)解決方案時(shí)設(shè)計(jì)者應(yīng)考慮的一些問題。</p><p>　　在現(xiàn)實(shí)世界中混合信號(hào)的解決方案</p><p>　　系統(tǒng)設(shè)計(jì)人員經(jīng)常從一個(gè)給定設(shè)計(jì)的模擬區(qū)域中進(jìn)行數(shù)字區(qū)域的分區(qū)，這樣做有多種原因：這兩種技術(shù)混合組件的可用性，數(shù)字化設(shè)計(jì)的復(fù)雜性或作為標(biāo)準(zhǔn)產(chǎn)品的純數(shù)字處理部分的存在。在集成電路里配置模擬器件確實(shí)能讓系統(tǒng)設(shè)

3、計(jì)師降低整個(gè)模塊的成本。</p><p>　　此集成方法在諸如信或計(jì)算機(jī)等先進(jìn)領(lǐng)域通常是難以實(shí)現(xiàn)的，但對(duì)于更成熟的或傳統(tǒng)的市場(chǎng)，如汽車，醫(yī)療和工業(yè)是有實(shí)際意義的。對(duì)于這些成熟市場(chǎng)的大部分應(yīng)用，數(shù)字化功能研究者正在尋找曾是純模擬設(shè)計(jì)的方法。添加數(shù)字功能到模擬設(shè)計(jì)，部分上幫助了開發(fā)新的工藝技術(shù)，該工藝可以處理短信道，快速轉(zhuǎn)換數(shù)字晶體管和高電壓模擬晶體管。例如，AMI半導(dǎo)體公司最新的混合信號(hào)技術(shù)提供了在相同的設(shè)計(jì)平臺(tái)上

4、的數(shù)字和模擬集成功能。 I3T技術(shù)系列是基于0.35微米的補(bǔ)充金屬氧化物半導(dǎo)體(晶體管型)的。有些人認(rèn)為從一個(gè)純粹的數(shù)字設(shè)計(jì)師的角度來看，這項(xiàng)技術(shù)已經(jīng)過時(shí)，但它卻是處在汽車，工業(yè)和醫(yī)療行業(yè)的最前沿的技術(shù)。</p><p>　　這種可選特性使真正的片上系統(tǒng)的設(shè)計(jì)能實(shí)現(xiàn)以下功能，包括高電壓接口可達(dá)80伏，微處理性能可達(dá)32位，無線性能可達(dá)2.8千兆/赫茲，以及復(fù)雜邏輯設(shè)計(jì)可達(dá)每平方15 000個(gè)門電路。除了這些功能之

5、外，使非易失性存儲(chǔ)器的融合成為可能：電可擦可編程只讀存儲(chǔ)器可達(dá)4 千字節(jié)，快閃記憶體高達(dá)半兆位或生產(chǎn)一次性編程（OTP）的應(yīng)用程序。能夠在一個(gè)芯片上集成所有這些功能使客戶有可能免受獨(dú)立非易失性存儲(chǔ)器市場(chǎng)過時(shí)的影響，該市場(chǎng)或多或少會(huì)受電腦市場(chǎng)的驅(qū)動(dòng)。例如，當(dāng)我們考慮汽車原始設(shè)備制造商的重新排位模塊的成本時(shí)，這樣做的好處是非常明顯的。當(dāng)考慮嵌入到汽車的應(yīng)用模塊的壽命長(zhǎng)度時(shí)，當(dāng)病人在工業(yè)環(huán)境下或醫(yī)學(xué)自我治療設(shè)備上的花費(fèi)是一個(gè)重要的考慮因素時(shí)，

6、這也是很有意義的。</p><p>　　不過從數(shù)字到模擬的鴻溝縮小在單一芯片上時(shí)必定會(huì)有問題發(fā)生。例如，來自高速數(shù)字電路上時(shí)鐘的噪聲會(huì)干擾模擬功能的敏感區(qū)域。此外，高功率模擬功能的開關(guān)電流可干擾低壓數(shù)字處理器。我們的目標(biāo)是保護(hù)低壓晶體管電場(chǎng)效應(yīng)的電壓從10至高于30倍變化。</p><p>　　這些重要的問題不是沒有解決方案的。例如，一個(gè)I3T家庭使用的最新版本，I3T50的貿(mào)工部，使用的

7、是深溝槽隔離技術(shù)。這種技術(shù)采用了一系列深入到IC基板的隔離壕溝，有效地創(chuàng)建了片上的用于細(xì)致地控制噪聲和電源參數(shù)的“口袋”。 </p><p>　　深槽技術(shù)除具保護(hù)功能外，也有助于減少晶片面積，方法是應(yīng)用低壓地區(qū)的高電壓模擬口袋的密集包裝工藝?？梢酝ㄟ^使用標(biāo)準(zhǔn)結(jié)隔離技術(shù)獲得超過預(yù)計(jì)的10％至60％的使用面積。</p><p>　　如前所述，系統(tǒng)設(shè)計(jì)師使用這些市場(chǎng)中的深亞微米技術(shù)的原因是常連接

8、這些技術(shù)的設(shè)備的可用性，而不是應(yīng)用程序本身的復(fù)雜性。在許多情況下，由一個(gè)8位微控制器，或32位高端應(yīng)用程序可解決應(yīng)用程序本身的復(fù)雜性。作為0.35微米I3T的產(chǎn)品是能夠管理一個(gè)成本合理的集成環(huán)境的。如圖1.9所示為一個(gè)現(xiàn)實(shí)的混合信號(hào)片上系統(tǒng)的典型應(yīng)用框圖。</p><p>　　圖1.9 混合信號(hào)片上系統(tǒng)的框圖</p><p>　　基本上，該芯片通過一些數(shù)字化處理，集成了從傳感器到執(zhí)行機(jī)構(gòu)

9、系統(tǒng)的功能。傳統(tǒng)的混合信號(hào)技術(shù)允許如放大器，模數(shù)轉(zhuǎn)換器（ADC）和過濾器等模擬控制和信號(hào)處理功能與如微控制器，存儲(chǔ)器，定時(shí)器和在一個(gè)單一的、定制的芯片上的邏輯控制功能等數(shù)字功能相結(jié)合，處理算法或數(shù)學(xué)計(jì)算的所有信號(hào)都是以數(shù)字方式進(jìn)行的，所以當(dāng)通過微控制器提交用于比較或處理的數(shù)據(jù)時(shí)，所有信號(hào)的模擬向數(shù)字轉(zhuǎn)換都是強(qiáng)制性的。但是模擬高壓信號(hào)轉(zhuǎn)換成數(shù)字輸出信號(hào)時(shí)需要驅(qū)動(dòng)器或負(fù)載。最近期的混合信號(hào)技術(shù)AMIS的發(fā)展，大大簡(jiǎn)化了這種驅(qū)動(dòng)功能的實(shí)施。該

10、技術(shù)是通過允許更高電壓功能集成到具有要求相對(duì)較低電壓的傳統(tǒng)混合信號(hào)功能的一個(gè)IC上。這種高壓混合信號(hào)技術(shù)與汽車電子應(yīng)用尤為相關(guān)，該領(lǐng)域需要更高的輸出電壓，用于驅(qū)動(dòng)電機(jī)或繼電器，將模擬信號(hào)調(diào)節(jié)功能和復(fù)雜的數(shù)字處理結(jié)合起來。</p><p>　　混合信號(hào)電路設(shè)計(jì)的發(fā)展趨勢(shì)是添加一些中央處理電路的類型到模擬電路。對(duì)于許多應(yīng)用程序，如8051或6502的8位微控制器核是智能處理器的合適選擇。 8位仍然是最流行的選擇，因?yàn)?/p>

11、片上系統(tǒng)的這種類型并不是要取代復(fù)雜的高端中央微處理器，而是將更多的權(quán)力下放或控制如在本地的（盡可能接近傳感器）傳感器調(diào)制電路的簡(jiǎn)單智能的應(yīng)用去控制繼電器或馬達(dá)。一個(gè)汽車的例子是當(dāng)轉(zhuǎn)動(dòng)方向盤以提高駕駛員的安全和改善視野時(shí)，車的大燈會(huì)橫向發(fā)光。當(dāng)通過串行鏈路（在執(zhí)行LIN或I2C協(xié)議的大部分時(shí)間）時(shí)，傳感器的輸入來自轉(zhuǎn)向角傳感器輸入，片上系統(tǒng)將與具有控制電機(jī)運(yùn)動(dòng)的一套板上算法相近。</p><p>　　對(duì)于需要更多計(jì)

12、算能力的高端應(yīng)用，轉(zhuǎn)移到ARM處理器是有可能的。這將創(chuàng)建一個(gè)高端的解決方案（最新的成熟市場(chǎng)），這方案持續(xù)時(shí)間將超出應(yīng)用程序的壽命，因?yàn)槲⒖刂破鲗⑹且粋€(gè)具有模擬模塊功能的集成電路的一小部分。</p><p>　　為了了解多大的幾何區(qū)域能更適合一些混合信號(hào)應(yīng)用，人們需要了解其涉及的所有特征。下面我們將討論七個(gè)關(guān)鍵特征，然而，這絕對(duì)不是全面的。</p><p>　　1．混合信號(hào)應(yīng)用器件的門和內(nèi)存

13、大小影響成本。</p><p>　　門和內(nèi)存大小影響成本是因?yàn)榇蠖鄶?shù)混合信號(hào)器件的內(nèi)核是被限制的。這與全數(shù)字電路是大不相同的。很多時(shí)候，全數(shù)字化的設(shè)備將有很多的輸入輸出設(shè)備，這些設(shè)備上的墊的數(shù)量決定了外圍數(shù)量，也因此決定了區(qū)域大小。這對(duì)混合信號(hào)設(shè)備來說是很少見的情況。對(duì)于數(shù)字單元塊中的大部分區(qū)域來說，能夠非常接近預(yù)期的節(jié)約面積。人們期望，0.25微米的單元能夠比具有等效功能的0.35微米單元小51％。如下列公式?

14、?所示：</p><p>　　即使這歸數(shù)字單元持有，但我們看到的模擬單元將是一個(gè)完全不同的區(qū)域。因此，數(shù)字內(nèi)容（包括內(nèi)存）的數(shù)量對(duì)確定應(yīng)用程序的最好技術(shù)是很關(guān)鍵的。</p><p>　　2．因?yàn)閹缀渭纳鴾p緩降低。</p><p>　　這對(duì)數(shù)字和模擬設(shè)計(jì)師來說都是好消息。這轉(zhuǎn)化為高帶寬和高數(shù)據(jù)傳輸速率是可以理解的。雖然每門電路或互連電阻的寄生電容的大小在幾何跌幅里是

15、最穩(wěn)較低的，但它也較難預(yù)測(cè)。這可能會(huì)導(dǎo)致模擬建模問題和加強(qiáng)對(duì)仔細(xì)了解寄生的需要。</p><p>　　3．跨導(dǎo)的特點(diǎn)是跨柵極和源極之間的漏電流和電壓的關(guān)系。</p><p>　　因?yàn)閹缀谓档投鐚?dǎo)越高。這對(duì)模擬和數(shù)字域都是好消息，在域里小電導(dǎo)與電容相互作用以創(chuàng)建更小的帶寬，因此也降低數(shù)據(jù)率。</p><p>　　眾所周知，幾何降低也能降低設(shè)備的電壓限。在純數(shù)字的世界

16、，有幾種有益的方式：降低功率和減少輻射。唯一的缺點(diǎn)是在大多數(shù)數(shù)字電路里需要多個(gè)電壓軌。在模擬域，積蓄力量是有，但操作范圍的減少使設(shè)計(jì)任務(wù)更加艱難。對(duì)模擬設(shè)計(jì)師來說，偏置電路在VT + 2Von和Vdd（VT + 2Von）之間是相當(dāng)普遍的。不幸的是，閾值電壓VT與幾何規(guī)模不匹配。換句話說，因?yàn)楣に嚋p縮使得電壓的操作范圍變小。這意味著電路的模擬部分必須更嚴(yán)格的控制，使其轉(zhuǎn)化為更大型、更匹配晶體管。</p><p>

17、　　4．因?yàn)楣に嚋p縮使通道電阻更低。</p><p>　　雖然這聽起來像是一件好事，而且對(duì)于數(shù)字電路，在模擬域，它一般能將晶體管增益降低。但在電路中，低增益可能意味著多個(gè)階段。</p><p>　　5．更小幾何尺寸的線性也成為模擬設(shè)計(jì)中的一個(gè)考慮因素。</p><p>　　通常非線性問題都通過電路規(guī)模的增長(zhǎng)而解決的。從這樣的一個(gè)例子可以看出，對(duì)于D / A和A /

18、D轉(zhuǎn)換器，其性能對(duì)電路的規(guī)模非常重要。</p><p>　　6．對(duì)模擬設(shè)計(jì)者來說，以更小規(guī)模工藝實(shí)現(xiàn)電路而產(chǎn)生的噪聲能夠引發(fā)問題。</p><p>　　通常由于產(chǎn)生更多噪音的大型和高速數(shù)字電路使情況更糟。較小的工作電壓范圍，對(duì)設(shè)計(jì)師也是挑戰(zhàn)。在模擬電路，由于信號(hào)電平降低，信噪比變得更糟，但噪音電平實(shí)際上可能上升。</p><p>　　7．更小規(guī)模的模擬電路模型是有問

19、題的。</p><p>　　這在很大程度上是由于較低水平的可預(yù)測(cè)性和寄生的性質(zhì)，也有些是由于技術(shù)的成熟引起的。這當(dāng)然隨著技術(shù)的發(fā)展而提高。</p><p>　　因?yàn)樯厦媪谐龅倪@些項(xiàng)目對(duì)理解幾何過程縮小是很重要的，實(shí)際上，模擬規(guī)模變得更大，更難。這必須通過增加要使用的晶體管，電容器和電阻的大小來補(bǔ)償。移動(dòng)較小的技術(shù)時(shí)，只有當(dāng)應(yīng)用程序的性能有要求時(shí)，才轉(zhuǎn)向使用小規(guī)模工藝。對(duì)于大多數(shù)的混合信號(hào)片

20、上系統(tǒng)器件，將受設(shè)計(jì)中數(shù)字電路門數(shù)和內(nèi)存容量的驅(qū)動(dòng)。只在有重要的數(shù)字內(nèi)容，你才應(yīng)該考慮小型化工藝。</p><p><b>　　結(jié)論</b></p><p>　　新一代的混合信號(hào)處理技術(shù)已遠(yuǎn)遠(yuǎn)進(jìn)入深亞微米世界，在這世界里，添加數(shù)字電路和內(nèi)核到模擬專用集成電路已經(jīng)成為一種成本效益法。</p><p>　　隨著數(shù)字化進(jìn)程能力的增強(qiáng)和數(shù)字化處理馬力逐

21、漸變得易于使用，早在信號(hào)路徑中，許多模擬功能被轉(zhuǎn)換成數(shù)字信號(hào)。這種方法的優(yōu)點(diǎn)是，數(shù)字濾波器和數(shù)字控制元件對(duì)由老化引起的漂移誤差，工藝變化或溫度變化已經(jīng)再不敏感。其結(jié)果是產(chǎn)生一個(gè)比模擬方法更健壯的設(shè)計(jì)。</p><p><b>　　鎖相環(huán)</b></p><p>　　一個(gè)鎖相環(huán)或鎖相回路（PLL）是一個(gè)產(chǎn)生相位與輸入“參考”信號(hào)相位相關(guān)的輸出信號(hào)的相位控制系統(tǒng)。它是一種

22、由可變頻率振蕩器和相位檢測(cè)器組成的電子電路。此電路輸入信號(hào)的相位與它的輸出振蕩器產(chǎn)生的信號(hào)的相位相比較，以調(diào)整其振蕩器的頻率保持相位匹配。來自相位檢測(cè)器的信號(hào)用于控制反饋環(huán)路中的振蕩器。</p><p>　　頻率是相位的階段衍生。保持鎖相階段的輸入和輸出相位意味著保持鎖相階段的輸入和輸出頻率。因此，鎖相環(huán)可以跟蹤輸入信號(hào)頻率，或者可以產(chǎn)生是輸入頻率的倍數(shù)的頻率。前者用于解調(diào)，后者用于間接頻率合成。</p&g

23、t;<p>　　鎖相環(huán)被廣泛運(yùn)用在廣播，通信，計(jì)算機(jī)及其他電子領(lǐng)域。它們可以在噪音信道恢復(fù)信號(hào)，產(chǎn)生多個(gè)輸入頻率的穩(wěn)定頻率（頻率合成），或在如微處理器等的數(shù)字邏輯設(shè)計(jì)中分布時(shí)鐘定時(shí)頻率。因?yàn)閱我坏募呻娐房梢蕴峁┮粋€(gè)完整的鎖相環(huán)模塊，所以該技術(shù)被廣泛應(yīng)用于現(xiàn)代電子設(shè)備中，實(shí)現(xiàn)輸出頻率從一赫茲到千兆赫茲。</p><p><b>　　實(shí)踐類比</b></p><

24、;p><b>　　汽車比賽的比喻</b></p><p>　　對(duì)于一個(gè)正在進(jìn)行的實(shí)際的想法，類比于汽車比賽。有很多車，每個(gè)人都希望盡可能快的在軌道繞行。每圈對(duì)應(yīng)一個(gè)完整的周期，每輛車將每小時(shí)完成幾十圈。每小時(shí)的圈數(shù)（速度）對(duì)應(yīng)角速度（即頻率），但軌道（距離）對(duì)應(yīng)相位（轉(zhuǎn)換因子是圍繞軌道環(huán)的距離）。</p><p>　　在比賽期間，每輛車在自己的軌道上，并試圖擊敗

25、在場(chǎng)上的其他汽車，每輛汽車的位置不同。</p><p>　　然而，如果發(fā)生意外，一輛開路車以安全的速度出來。沒有賽車允許開路車（或在他們面前的賽車）通過，但每個(gè)賽車要盡可能接近開路車。即使在賽道上，開路車只是一個(gè)參考，賽車成為鎖相環(huán)。每個(gè)司機(jī)將測(cè)量他和開路車之間的相位差（圈中的距離）。如果司機(jī)發(fā)現(xiàn)很遠(yuǎn)，他會(huì)增加他的發(fā)動(dòng)機(jī)轉(zhuǎn)速，以縮小差距。如果他離開路車距離太近，他將減速。結(jié)果是所有賽車與開路車相位鎖定。車在一圈的

26、一個(gè)小部分繞行。</p><p><b>　　時(shí)鐘的比喻</b></p><p>　　相位時(shí)間成正比，所以相位可以是一個(gè)時(shí)間差。鐘表以不同程度的精確性，相位鎖定于（鎖定時(shí)間）主時(shí)鐘。</p><p>　　離開自己的位置，每個(gè)時(shí)鐘將會(huì)以略有不同的比率記錄時(shí)間。例如，墻上的時(shí)鐘與NIST的參考時(shí)鐘相比，可能每小時(shí)快幾秒鐘。隨著時(shí)間的推移，將成為巨大

27、的時(shí)間差。</p><p>　　為了保持時(shí)鐘同步，主人每星期將掛鐘時(shí)間與更精確的時(shí)鐘比較（相位比較），將他的時(shí)鐘校準(zhǔn)。除此之外，掛鐘與參考時(shí)鐘將以每小時(shí)相同的秒數(shù)繼續(xù)偏離。</p><p>　　有些鐘表有計(jì)時(shí)調(diào)整（快慢控制）。當(dāng)主人將他的掛鐘時(shí)間與參考時(shí)間相比時(shí)，他發(fā)現(xiàn)，他的時(shí)鐘太快了。因此，他可以打開計(jì)時(shí)機(jī)調(diào)整器進(jìn)行微調(diào)使時(shí)鐘運(yùn)行速度稍慢。如果操作順利實(shí)施，他的時(shí)鐘將更加準(zhǔn)確。通過每周一

28、系列的調(diào)整，掛鐘的秒數(shù)將與參考時(shí)間一致（在掛鐘的穩(wěn)定能力之內(nèi)）。</p><p>　　鎖相環(huán)的較早機(jī)械版本在1921年用于肖特時(shí)鐘同步。</p><p><b>　　結(jié)構(gòu)和功能</b></p><p>　　鎖相環(huán)機(jī)制可以實(shí)現(xiàn)模擬或數(shù)字電路。這兩種實(shí)現(xiàn)使用相同的基本結(jié)構(gòu)。模擬和數(shù)字鎖相環(huán)電路都包括四個(gè)基本要素：</p><p&

29、gt;<b>　　?相位檢測(cè)器，</b></p><p><b>　　?低通濾波器，</b></p><p><b>　　?可變頻率振蕩器，</b></p><p>　　?反饋路徑（其中可能包括一個(gè)分頻器）。</p><p><b>　　性能參數(shù)</b>&

30、lt;/p><p><b>　　?類型和順序</b></p><p>　　?鎖定范圍：鎖相環(huán)的頻率范圍能夠保持鎖定，主要是由VCO的范圍限定的。</p><p>　　?捕獲范圍：鎖相環(huán)的頻率范圍從解鎖的條件出發(fā)能夠進(jìn)行鎖定。這個(gè)范圍通常是小于鎖定范圍的，并取決于相位檢測(cè)器等。</p><p>　　?環(huán)路帶寬：定義控制回路的速

31、度。</p><p>　　?瞬態(tài)響應(yīng)：如過沖和穩(wěn)定時(shí)間以達(dá)到一定的精度（如50PPM）。?穩(wěn)態(tài)誤差：如其余相位或計(jì)時(shí)誤差。?輸出頻譜純度：如從某一個(gè)VCO調(diào)諧電壓紋波產(chǎn)生的邊帶。</p><p>　　?相位噪聲：噪聲能量定義在某個(gè)頻段（如10kHz的載波偏移）。高度依賴VCO相位噪聲，鎖相環(huán)帶寬等。</p><p>　　?通用參數(shù)：如功耗，電源電壓范圍，輸出幅度

32、等。</p><p><b>　　應(yīng)用</b></p><p>　　鎖相環(huán)廣泛用于同步，用于相干解調(diào)和閾值的擴(kuò)展空間通信，位同步，符號(hào)同步。鎖相環(huán)也可用于解調(diào)調(diào)頻信號(hào)。在無線電發(fā)射器，鎖相環(huán)用于合成參考頻率整數(shù)倍的新頻率，和參考頻率的穩(wěn)定性相同。</p><p><b>　　其他應(yīng)用包括：</b></p>&

33、lt;p>　　?FM和AM信號(hào)的解調(diào)。?恢復(fù)小信號(hào)，否則就會(huì)使信號(hào)淹沒于噪聲中（鎖相放大器）。?如從一個(gè)磁盤驅(qū)動(dòng)器的數(shù)據(jù)流中恢復(fù)時(shí)鐘計(jì)時(shí)信息。</p><p>　　?微處理器中的時(shí)鐘乘法器，允許內(nèi)部處理器元素的運(yùn)行速度比外部連接器快，同時(shí) 保持精確的時(shí)序關(guān)系。</p><p>　　?DTMF的解碼器，調(diào)制解調(diào)器，其他音解碼器，用于遠(yuǎn)程控制和通訊。</p><

34、;p><b>　　時(shí)鐘恢復(fù)</b></p><p>　　一些數(shù)據(jù)流，尤其是被發(fā)送的高速串行數(shù)據(jù)流（如來自磁盤驅(qū)動(dòng)器磁頭的原始數(shù)據(jù)流）沒有同步時(shí)鐘。接收器從一個(gè)大致參考頻率出發(fā)產(chǎn)生時(shí)鐘，然后與鎖相環(huán)數(shù)據(jù)流中的時(shí)鐘轉(zhuǎn)換為相位一致的。這一過程被稱為時(shí)鐘恢復(fù)。為了這個(gè)方案去工作，數(shù)據(jù)流必須有足夠頻繁的轉(zhuǎn)換來糾正任何鎖相環(huán)振蕩器的漂移。通常情況下，使用一些如8b/10b編碼的冗余編碼。</

35、p><p><b>　　抗扭曲</b></p><p>　　如果時(shí)鐘與數(shù)據(jù)并行發(fā)送，時(shí)鐘可以用于數(shù)據(jù)采樣。因?yàn)闀r(shí)鐘在驅(qū)動(dòng)采樣數(shù)據(jù)的觸發(fā)器之前必須接收和放大，這將導(dǎo)致在檢測(cè)時(shí)鐘邊沿和接收數(shù)據(jù)窗口之間的有限，過程，溫度和電壓依賴性的延遲。這個(gè)延遲限制發(fā)送數(shù)據(jù)的頻率。消除這種延遲的方法之一，是包括在接收端糾偏鎖相環(huán)。因此，每個(gè)數(shù)據(jù)觸發(fā)器的時(shí)鐘與接收時(shí)鐘相匹配。這種類型的應(yīng)用程序

36、是鎖相環(huán)的一種特殊形式，稱為延遲鎖相環(huán)（DLL），是經(jīng)常用的。</p><p><b>　　時(shí)鐘發(fā)生器</b></p><p>　　許多電子系統(tǒng)包含以數(shù)百兆赫茲運(yùn)作的各種處理器。通常情況下，時(shí)鐘給這些處理器提供來自鎖相環(huán)的時(shí)鐘發(fā)生器，它乘以一個(gè)低頻率的參考時(shí)鐘（通常是50或100 MHz）以達(dá)到處理器的工作頻率。乘法因子可以很大以防工作頻率是幾千兆赫茲和參考晶體僅僅是

37、幾十或幾百兆赫茲。</p><p><b>　　擴(kuò)頻</b></p><p>　　所有電子系統(tǒng)都會(huì)產(chǎn)生一些不需要的無線電頻率能量。各監(jiān)管機(jī)構(gòu)（如美國FCC）提出限制排放能源和由它造成的任何干擾。發(fā)出的噪音一般出現(xiàn)在尖銳的譜峰（通常是在該設(shè)備的工作頻率和幾個(gè)諧波中）。系統(tǒng)設(shè)計(jì)師可以使用擴(kuò)頻鎖相環(huán)通過在較大部分的頻譜上傳播能量而干擾高Q接收機(jī)。例如，通過改變運(yùn)行頻率的少量

38、升降（約1％），在數(shù)百兆赫茲運(yùn)行的設(shè)備可以傳播其干擾，甚至可以越過數(shù)兆赫茲的頻譜，從而大大降低了有幾十千赫茲的帶寬的調(diào)頻廣播頻道的可見噪音量。</p><p><b>　　時(shí)鐘分配</b></p><p>　　通常情況下，參考時(shí)鐘進(jìn)入芯片和驅(qū)動(dòng)器鎖相環(huán)（PLL），然后驅(qū)動(dòng)系統(tǒng)的時(shí)鐘分布。通常時(shí)鐘分配平衡，使時(shí)鐘在每一個(gè)端點(diǎn)同時(shí)到達(dá)。這些端點(diǎn)之一是鎖相環(huán)的反饋輸入。 鎖

39、相環(huán)的功能是比較分布時(shí)鐘和傳入的參考時(shí)鐘的，相位和輸出頻率一直變化直到基準(zhǔn)和反饋時(shí)鐘的相位和頻率匹配。</p><p>　　鎖相環(huán)無處不在，它們跨越區(qū)域調(diào)整系統(tǒng)中的時(shí)鐘，，以及在單個(gè)芯片的一小部分的時(shí)鐘。有時(shí)參考時(shí)鐘實(shí)際上不是一個(gè)純粹的時(shí)鐘，而是具有足夠轉(zhuǎn)換的數(shù)據(jù)流，轉(zhuǎn)換是鎖相環(huán)能夠從數(shù)據(jù)流中恢復(fù)定期時(shí)鐘。有時(shí)參考時(shí)鐘與通過時(shí)鐘分配的驅(qū)動(dòng)時(shí)鐘的頻率相同，其他時(shí)間的分布時(shí)鐘會(huì)有多個(gè)合理的參考時(shí)鐘。</p>

40、;<p><b>　　減少抖動(dòng)和噪聲</b></p><p>　　鎖相環(huán)的一個(gè)可取性質(zhì)是參考和??反饋時(shí)鐘邊沿非常密切的協(xié)調(diào)起來。當(dāng)鎖相環(huán)被鎖定時(shí)，在兩個(gè)信號(hào)的相位之間的平均時(shí)間差被稱為靜態(tài)相位偏移（也稱為穩(wěn)態(tài)相位誤差）。這些相位之間的差值被稱為跟蹤抖動(dòng)。理想的情況下，靜態(tài)相位偏移應(yīng)該是零，跟蹤抖動(dòng)盡可能低。</p><p>　　相位噪聲是觀測(cè)鎖相環(huán)的抖

41、動(dòng)的另一種類型，該抖動(dòng)由振蕩器自身和使用的振蕩器頻率控制電路元件引起的。有些工藝在這方面的性能比別的工藝好。最好的數(shù)字鎖相環(huán)與發(fā)射極耦合邏輯（ECL）器件構(gòu)建在一起，以高功耗為代價(jià)。為了保持鎖相環(huán)電路低相位噪聲，最好是避免如晶體管 —晶體管邏輯（TTL）或CMOS等飽和的邏輯系列。</p><p><b>　　頻率合成</b></p><p>　　在數(shù)字無線通信系統(tǒng)（

42、GSM，CDMA等）中，鎖相環(huán)為傳輸過程中上轉(zhuǎn)換和接收過程中下轉(zhuǎn)提供本地振蕩器。在大多數(shù)蜂窩手機(jī)里，此功能已在很大程度上被集成到一個(gè)單一的集成電路，用以降低手機(jī)的成本和規(guī)模。然而，由于基站終端所需的高性能，傳輸和接收電路用分立元件搭建以實(shí)現(xiàn)所需的性能水平。 GSM本地振蕩器模塊通常內(nèi)置頻率合成器集成電路和分立的諧振器VCOs。頻率合成器制造商包括ADI</p><p>　　導(dǎo)體和德州儀器。VCO的制造商包括Sir

43、enza公司，Z-Communications公司（Z-COMM）。</p><p><b>　　鎖相環(huán)框圖 </b></p><p>　　相位檢測(cè)器比較兩個(gè)輸入信號(hào)，并產(chǎn)生一個(gè)成正比相位差的錯(cuò)誤信號(hào)。錯(cuò)誤信號(hào)通過低通濾波并用來驅(qū)動(dòng)創(chuàng)建輸出相位的VCO。輸出通過可選分頻器回送到系統(tǒng)的輸入，產(chǎn)生一個(gè)負(fù)反饋回路。如果輸出相位漂移，誤差信號(hào)就會(huì)增加，相反方向驅(qū)動(dòng)V

44、CO相位以減少錯(cuò)誤。因此，輸出相位被鎖定在其他輸入相位。這輸入被稱為參考輸入。</p><p>　　模擬鎖相環(huán)一般用模擬相位檢波器建立，低通濾波器和壓控振蕩器置于一個(gè)負(fù)反饋配置器。數(shù)字鎖相環(huán)采用了數(shù)字鑒相器，在反饋路徑或參考路徑里它也可能有分頻器，為了使鎖相環(huán)的輸出信號(hào)頻率的參考頻率有合理的增大，非整數(shù)倍的參考頻率也可以由替代具有脈??沖吞吐可編程計(jì)數(shù)器的反饋回路里的N分頻計(jì)數(shù)器創(chuàng)建。這種技術(shù)通常被稱為小數(shù)N分頻

45、合成器或鎖相環(huán)。 振蕩器產(chǎn)生一個(gè)周期的輸出信號(hào)。假設(shè)最初的振蕩器是以幾乎相同頻率的信號(hào)作為參考信號(hào)。如果相位落后于來自參考振蕩器的相位，鑒相器控制振蕩器的電壓改變以便加速。同樣，如果相位超出參考相位，鑒相器會(huì)改變控制電壓減緩振蕩器的頻率。由于最初的振蕩器頻率可能遠(yuǎn)遠(yuǎn)高于參考頻率，實(shí)用鑒相器也可能響應(yīng)頻率的差異，所以增加允許輸入的鎖定范圍。</p><p>　　根據(jù)不同的應(yīng)用，無論是控制振蕩器的輸出，或是

46、控制到達(dá)振蕩器的信號(hào)，提供有用的鎖相環(huán)系統(tǒng)的輸出。</p><p>　　Bridging the Gap between the Analog and Digital Worlds</p><p>　　Most applications require the co-existence of analog and digital functionality, and the benefit

47、s of combining this functionality on a single chip are significant. Such mixed-signal integration, however, also presents significant challenges. Furthermore, digital and analog developments tend to evolve at differing r

48、ates, yet mixed-signal solutions for markets such as industrial, automotive and medical, must remain available over significant time periods. The latest mixed-signal semiconductor proce</p><p>　　Mixed-signal

49、 solution for the real world</p><p>　　System designers often partition the digital portion from the analog section of a given design for a variety of reasons: the availability of mixing components for the tw

50、o technologies, the complexity of the digital design or again because of the existence of pure digital processing parts as standard products. Placing the analog elements in an integrated circuit definitively allows the s

51、ystem designer to optimize the costs of its entire module. </p><p>　　This integration approach is usually difficult for advanced markets such as telecommunications or computers, but makes sense for more matu

52、re or conservative markets such as automotive, medical and industrial. For most of these mature market’s applications, digital functions are finding their way onto what once were pure analog designs. Adding digital funct

53、ions to an analog design is helped in part by the development of new process technologies that can handle both short-channel, fast-switching d</p><p>　　This list of optional features that enables the design

54、of real SoCs includes high voltage interfacing up to 80?V, microprocessing capabilities up to 32 bits, wireless capabilities up to 2.8?GHz, and dense logic design up to 15?K gates/mm2. Beside these capabilities, NVM inte

55、gration is possible: E2PROM up to 4 Kbytes, Flash memory up to half a megabit or On-Time-Programmable (OTP) cells for application calibrations. The ability to integrate all these features on a chip gives the customer the

56、 poss</p><p>　　Nevertheless bridging the gap from digital to analog on a single chip does not occur without issues. Clocking noise from high-speed digital circuits, for instance, often interferes with noise-

57、sensitive analog functions. In addition, switching currents from high-power analog functions can interfere with low-voltage digital processors. The goal is to protect low-voltage transistors from the electric field effec

58、ts of voltages that are 10 to 30 times higher.</p><p>　　These important issues are not without solutions. For example, one of the latest releases in the I3T family, the I3T50 DTI, uses a deep trench isolatio

59、n technique. This technique uses a series of isolating trenches that bury deep into the IC substrate; effectively creating on-chip “pockets” where noise and power supply parameters are carefully controlled.</p>&l

60、t;p>　　On top of its protection skills, the deep trench technology also helps to minimize die area by allowing dense packing of high-voltage analog pockets with low-voltage regions. You can obtain improvements in die a

61、rea of 10 to 60 percent over designs that use standard junction isolation techniques.</p><p>　　As mentioned earlier, the reason that system designers are using deep sub-micron technologies in those markets i

62、s often linked to the availability of devices in those technologies, not the complexity of the application itself. The complexity can be handled in many cases by an 8-bit microcontroller, or 32-bit for high-end applicati

63、ons. Products such as the 0.35?µm I3T are able to manage the integration at a reasonable cost. A typical application diagram of a real mixed-signal SoC is shown in Figu</p><p>　　Basically, the chip inte

64、grates the system functionality from the sensor to the actuator, going through some digital processing. Conventional mixed-signal technology allows analog control and signal processing functions such as amplifiers, analo

65、g-to-digital converters (ADCs) and filters to be combined with digital functionality such as microcontrollers, memory, timers and logic control functions on a single, customized chip. All signals that process an algorith

66、m or arithmetic calculation are digi</p><p>　　A growing trend in mixed-signal circuit design is to add some type of central processing circuit to the analog circuits. For many applications the suitable choic

67、e of processing intelligence is an 8-bit microcontroller core such as an 8051 or 6502. 8 bits remains the most popular choice as this type of SoC is not intended to replace complex high-end central microcontrollers but m

68、ore decentralized or slave applications such as sensor conditioning circuitry with local (as close to the sensor as pos</p><p>　　For higher end applications that require more calculation power, the move to A

69、RM processors is possible. This creates a high-end solution (up to date for the mature markets) which could last over the application’s lifespan because the microcontroller would be a small part of an integrated circuit

70、that emulates the module’s functionalities.</p><p>　　In order to understand how larger geometries can be better suited for some mixed-signal applications, one needs to understand all of the characteristics i

71、nvolved. Below we will discuss seven key characteristics, however this is by no means comprehensive.</p><p>　　Gate and memory size in mixed-signal applications generally drive cost. </p><p>　　Ga

72、te and memory size drive cost because most mixed-signal devices are core limited. This can be quite different than an all-digital circuit. Many times, the all-digital device will have so many I/Os that the number of pads

73、 on the device determines the periphery and therefore the area. This is rarely the case for mixed-signal devices. For the most part digital cells scale pretty closely to the expected area savings. One would expect a 0.25

74、-micron cell to be 51 percent smaller than a 0.35-micron c</p><p>　　While this holds for digital cells we will see that analog cells are quite a different story. Therefore the amount of digital content (incl

75、uding memory) is the key in determining the best technology for the application.</p><p>　　2. Parasitic lessens as the geometry decreases. </p><p>　　This is good news for both the digital and ana

76、log designer. Understandably this will translate into high bandwidths and data rates. While the magnitude of the parasitic capacitance per gate or resistance of the interconnection is most assuredly lower as geometry dec

77、reases, it is also less predictable. This can cause analog modeling problems and highlights the need for careful understanding of the parasitic.</p><p>　　3. The trans-conductance characteristic is the relati

78、onship between a drain current and the voltage across the gate and source. </p><p>　　As the geometry decreases the trans-conductance gets higher. This is good news for both analog and digital domains in that

79、 smaller conductance interacts with capacitance to create smaller bandwidths and therefore lower data rates. </p><p>　　It is well understood that as geometry decreases the voltage limits of the device decrea

80、se as well. In the pure digital world this is beneficial in several ways: less power and less radiated emissions. The only downside is the need for multiple voltage rails on most digital circuits. In the analog domain, t

81、he power savings is there but reduced range of operation makes the design task harder. It is quite common for analog designers to bias their circuits at VT + 2Von and Vdd (VT + 2Von). Unfortu</p><p>　　4. Ch

82、annel resistance gets lower as the technology shrinks. </p><p>　　While this may sound like a good thing, and for digital circuits it generally is, this translates to transistors with lower gain in the analog

83、 domain. Lower gain may mean more stages in the circuit.</p><p>　　5. The linearity of smaller geometries also becomes a factor in analog designs. </p><p>　　Often non-linearity problems are solve

84、d by increasing the size of the circuit. An example of this can be seen in D/A and A/D converters where the performance of the converter is very much proportional to the size of the circuit.</p><p>　　6. Nois

85、e in circuits implemented in smaller technologies can cause problems for analog designers. </p><p>　　This is usually worsened by the fact that there is usually a large and fast digital circuit that is genera

86、ting much of the noise. The smaller operating voltage range works against the designer as well. Signal to noise ratio in the analog circuit gets worse because the signal levels go down but the noise levels may actually g

87、o up.</p><p>　　7. Analog circuit modeling in smaller geometries is problematic. </p><p>　　Much of this is due to the lower levels of predictability and the nature of the parasitic. Some of it is

88、 due to the maturity of the technology as well. This, of course, will improve as the technology develops.</p><p>　　Because of these items listed above it is important to understand that as the process geomet

89、ry shrinks, the analog actually gets bigger, and definitely harder. This has to be compensated by increasing the sizes of the transistors, capacitors and resistors used. Moving to smaller technologies should only be done

90、 when the performance requirements of the application demand it. For most mixed-signal SoC devices this will be driven by the digital gate count and the amount of memory in the design. Onl</p><p>　　Conclusio

91、n</p><p>　　The latest generation of mixed-signal process technologies has moved well into the deep sub-micron world where adding digital circuits and cores to an analog ASIC has become a cost-effective appro

92、ach. </p><p>　　With the addition of digital process capability and the digital processing horsepower that becomes available, many analog functions are being converted to digital signals earlier in the signal

93、 path. The advantage of this approach is that digital filters and digital control elements are not sensitive to drift inaccuracies caused by aging, process changes or temperature changes. The result is a much more robust

94、 design than an analog-only approach. </p><p>　　Phase-locked loop</p><p>　　A phase-locked loop or phase lock loop (PLL) is a control system that generates an output signal whose phase is related

95、 to the phase of an input "reference" signal. It is an electronic circuit consisting of a variable frequency oscillator and a phase detector. This circuit compares the phase of the input signal with the phase o

96、f the signal derived from its output oscillator and adjusts the frequency of its oscillator to keep the phases matched. The signal from the phase detector is used to contr</p><p>　　Frequency is the derivativ

97、e of phase. Keeping the input and output phase in lock step implies keeping the input and output frequencies in lock step. Consequently, a phase-locked loop can track an input frequency, or it can generate a frequency th

98、at is a multiple of the input frequency. The former property is used for demodulation, and the latter property is used for indirect frequency synthesis.</p><p>　　Phase-locked loops are widely employed in rad

99、io, telecommunications, computers and other electronic applications. They can be used to recover a signal from a noisy communication channel, generate stable frequencies at a multiple of an input frequency (frequency syn

100、thesis), or distribute clock timing pulses in digital logic designs such as microprocessors. Since a single integrated circuit can provide a complete phase-locked-loop building block, the technique is widely used in mode

101、rn electronic d</p><p>　　Practical analogies</p><p>　　Automobile race analogy</p><p>　　For a practical idea of what is going on, consider an auto race. There are many cars, and each

102、 of them wants to go around the track as fast as possible. Each lap corresponds to a complete cycle, and each car will complete dozens of laps per hour. The number of laps per hour (a speed) corresponds to an angular vel