rf_fpgasx50t芯片概要設(shè)計(jì)(版本號v217)

1、<p><b>　　SP5203</b></p><p>　　RF_FPGASX50T芯片概要設(shè)計(jì)</p><p><b>　　文件編號 xxxx</b></p><p><b>　　修訂 2.17</b></p><p><b>　　版本記錄：</b

2、></p><p><b>　　目錄</b></p><p><b>　　目錄- 3 -</b></p><p>　　1RF_FPGASX50T芯片介紹- 6 -</p><p>　　2RF_FPGASX50T芯片綜述- 7 -</p><p>　　2.1R

3、F_FPGASX50T芯片應(yīng)用環(huán)境- 7 -</p><p>　　2.2RF_FPGASX50T芯片功能簡述- 7 -</p><p>　　2.3RF_FPGASX50T芯片的內(nèi)部功能模塊劃分- 8 -</p><p>　　2.4RF_FPGASX50T芯片的內(nèi)部功能模塊結(jié)構(gòu)圖- 9 -</p><p>　　2.5RF_FPG

4、ASX50T芯片處理流程- 9 -</p><p>　　2.5.1下行支路簡介- 10 -</p><p>　　2.5.2上行支路簡介- 10 -</p><p>　　2.5.3反饋補(bǔ)償支路簡介- 10 -</p><p>　　2.5.4控制支路簡介- 10 -</p><p>　　3RF_FPGA

5、SX50T芯片管腳信號定義- 11 -</p><p>　　3.1RF_FPGASX50T芯片管腳定義- 11 -</p><p>　　3.2RF_FPGASX50T芯片外部接口- 16 -</p><p>　　3.2.1Local Bus接口- 16 -</p><p>　　3.2.2RocketIO接口- 20 -<

6、;/p><p>　　3.2.3AD9779A接口- 26 -</p><p>　　3.2.4ADS62C15接口- 27 -</p><p>　　3.2.5AD7680接口- 29 -</p><p>　　3.2.6DDR2 SDRAM接口- 30 -</p><p>　　3.2.7FLASH接口- 3

7、5 -</p><p>　　3.2.8小數(shù)分頻模塊接口- 38 -</p><p>　　3.2.9RF板控制接口- 38 -</p><p>　　3.2.10溫度監(jiān)控模塊接口（TMP141/Heater）- 39 -</p><p>　　3.2.11SP5162時(shí)鐘板控制接口- 40 -</p><p>

8、;　　4模塊結(jié)構(gòu)詳細(xì)說明- 41 -</p><p>　　4.1時(shí)鐘/復(fù)位控制模塊- 41 -</p><p>　　4.1.1功能描述- 41 -</p><p>　　4.1.2接口說明- 41 -</p><p>　　4.1.3實(shí)現(xiàn)說明- 42 -</p><p>　　4.1.4表項(xiàng)/寄存器設(shè)置

9、- 43 -</p><p>　　4.1.5重要資源使用情況說明- 43 -</p><p>　　4.2LBUS控制模塊- 43 -</p><p>　　4.2.1功能描述- 43 -</p><p>　　4.2.2接口說明- 43 -</p><p>　　4.2.3實(shí)現(xiàn)說明- 50 -</

10、p><p>　　4.2.4表項(xiàng)/寄存器說明- 55 -</p><p>　　4.2.5重要資源使用情況說明- 55 -</p><p>　　4.3GTP收發(fā)模塊- 55 -</p><p>　　4.3.1功能描述- 55 -</p><p>　　4.3.2接口說明- 56 -</p>&l

11、t;p>　　4.3.3實(shí)現(xiàn)說明- 57 -</p><p>　　4.3.4表項(xiàng)/寄存器設(shè)置- 57 -</p><p>　　4.3.5重要資源使用情況說明- 57 -</p><p>　　4.4發(fā)射鏈路信號處理模塊- 57 -</p><p>　　4.4.1功能描述- 57 -</p><p>

12、;　　4.4.2接口說明- 57 -</p><p>　　4.4.3實(shí)現(xiàn)說明- 59 -</p><p>　　4.4.4表項(xiàng)/寄存器設(shè)置- 63 -</p><p>　　4.4.5重要資源使用情況說明- 63 -</p><p>　　4.5接收鏈路信號處理模塊- 63 -</p><p>　　4.5

13、.1功能描述- 63 -</p><p>　　4.5.2接口說明- 63 -</p><p>　　4.5.3實(shí)現(xiàn)說明- 66 -</p><p>　　4.5.4表項(xiàng)/寄存器設(shè)置- 68 -</p><p>　　4.5.5重要資源使用情況說明- 69 -</p><p>　　4.6DDR2接口模塊

14、- 69 -</p><p>　　4.6.1功能描述- 69 -</p><p>　　4.6.2接口說明- 69 -</p><p>　　4.6.3實(shí)現(xiàn)說明- 70 -</p><p>　　4.6.4表項(xiàng)/寄存器設(shè)置- 70 -</p><p>　　4.6.5重要資源使用情況說明- 70 -<

15、/p><p>　　5參考資料- 71 -</p><p>　　RF_FPGASX50T芯片介紹</p><p>　　RF_FPGASX50T芯片是北京星河亮點(diǎn)通信軟件有限責(zé)任公司研發(fā)的芯片，使用美國XILINX公司的XC5VSX50T-1FFG665C實(shí)現(xiàn)，應(yīng)用于自主研發(fā)的射頻模塊。</p><p>　　RF_FPGASX50T芯片綜述<

16、;/p><p>　　RF_FPGASX50T芯片應(yīng)用環(huán)境</p><p>　　RF_FPGASX50T芯片主要應(yīng)用于北京星河亮點(diǎn)通信軟件有限公司開發(fā)的高端綜合測試儀表的射頻模塊上，位于射頻模塊的SP5203數(shù)字板上，主要完成對射頻接收/發(fā)送鏈路的控制/補(bǔ)償、接收/發(fā)送鏈路的數(shù)字信號處理、上位機(jī)通過LBUS接口實(shí)現(xiàn)的對整個(gè)射頻模塊的控制功能、和基帶板的數(shù)據(jù)交互等功能。射頻模塊原理框圖如下：<

17、;/p><p>　　圖 21 射頻模塊原理框圖</p><p>　　射頻模塊支持目前應(yīng)用的多種移動通信標(biāo)準(zhǔn)的測試，如TD_SCDMA、GSM、TD_LTE等，并考慮到以后的擴(kuò)展性，成為星河亮點(diǎn)綜合測試儀的通用硬件平臺。</p><p>　　RF_FPGASX50T芯片功能簡述</p><p>　　RF_FPGASX50T芯片主要功能包括：<

18、;/p><p>　　和基帶板Rocket IO收發(fā)模塊，要求收發(fā)的速率為2Gb/s，和基帶板上的V2pro互通，V2pro的RocketIO收發(fā)速率最大為2G，使用一對GTP即可來實(shí)現(xiàn)。</p><p>　　I/Q發(fā)射鏈路信號處理，包括：FIR濾波器組、數(shù)據(jù)源選擇、數(shù)字上變頻、數(shù)字域增益調(diào)整、功率補(bǔ)償、IQ平衡、LO直流補(bǔ)償、AD9779A數(shù)據(jù)接口等；</p><p>

19、　　I/Q接收鏈路信號處理，包括：ADS62C15數(shù)據(jù)接口、模擬補(bǔ)償濾波器、接收IQ平衡、功率補(bǔ)償、數(shù)字下變頻、FIR濾波器組等；</p><p>　　和400A芯片的Local Bus控制接口，時(shí)鐘頻率為33M；</p><p>　　小數(shù)分頻模塊，控制外部VCO生成系統(tǒng)所需的工作時(shí)鐘；</p><p>　　溫度監(jiān)控電路，通過對TMP141和Heater的讀寫，控制

20、檢波電路工作在驅(qū)動設(shè)定的溫度范圍；</p><p>　　FLASH接口，支持芯片為AM29LV320D；</p><p>　　SP5162時(shí)鐘板控制，包括VCO選擇、參考時(shí)鐘選擇、內(nèi)部時(shí)鐘源校準(zhǔn)；</p><p>　　合路器工作模式控制，包括環(huán)回、單發(fā)、IO三種模式；</p><p>　　ADS62C15、AD9779A、AD7680等的SP

21、I控制口訪問；</p><p>　　RF發(fā)射、接收鏈路的ATT控制，支持自動和手動兩種模式；</p><p>　　內(nèi)部發(fā)射信號生成，包括直流/正弦/預(yù)存/調(diào)制信號等。</p><p><b>　　IQ捕獲功能。</b></p><p>　　RF_FPGASX50T芯片的內(nèi)部功能模塊劃分</p><p

22、>　　RF_FPGASX50T芯片按功能可以劃分為下列6個(gè)一級模塊：</p><p>　　時(shí)鐘/復(fù)位信號生成電路，生成FPGA內(nèi)部及外圍芯片需要的時(shí)鐘和復(fù)位信號；</p><p>　　LBUS控制模塊，和400A芯片通過Local Bus連接，完成驅(qū)動對本板的所有讀寫控制；并對FPGA的其他一級模塊及外圍芯片進(jìn)行控制；作為主控模塊完成反饋補(bǔ)償功能；</p><p&

23、gt;　　GTP收發(fā)模塊，主要完成基帶板和數(shù)字板數(shù)據(jù)的收發(fā)；</p><p>　　發(fā)射鏈路信號處理模塊，主要完成發(fā)射鏈路I/Q信號的處理、補(bǔ)償校準(zhǔn)；</p><p>　　接收鏈路信號處理模塊，主要完成接收模塊I/Q信號的處理、補(bǔ)償校準(zhǔn)；</p><p>　　DDR2存儲器控制模塊，主要完成對DDR2的訪問控制；</p><p>　　RF_FP

24、GASX50T芯片的內(nèi)部功能模塊結(jié)構(gòu)圖</p><p>　　圖22 RF_FPGASX50T芯片內(nèi)部模塊結(jié)構(gòu)圖</p><p>　　RF_FPGASX50T芯片處理流程</p><p>　　RF_FPGASX50T芯片的處理流程有四條主要支路：</p><p>　　1、通過GTP收發(fā)模塊接收來自基帶板的基帶數(shù)據(jù)，經(jīng)過發(fā)射鏈路信號處理模塊后

25、發(fā)給AD9779A，這條支路叫做下行支路。</p><p>　　2、從ADS62C15接收的數(shù)據(jù)經(jīng)接收鏈路信號處理模塊，通過GTP收發(fā)模塊發(fā)給基帶板，這條支路叫做上行支路；</p><p>　　3、LBUS控制模塊通過對發(fā)送數(shù)據(jù)、SP5161通路板ATT衰減器、外圍檢波電路AD7680、FLASH內(nèi)表項(xiàng)等的控制，由上層軟件或者自己計(jì)算出各個(gè)補(bǔ)償模塊的補(bǔ)償系數(shù)，這條支路叫做反饋補(bǔ)償支路；&l

26、t;/p><p>　　4、LBUS模塊通過Local Bus和RF_FPGA400A連接，完成驅(qū)動對本板所有模塊以及外圍芯片的控制，這條支路叫做控制支路。</p><p><b>　　下行支路簡介</b></p><p>　　DAC的時(shí)鐘范圍是88~132M，第一期支持的TD和GSM均使用3X模式，單向GTP的數(shù)據(jù)傳輸速率不超過2Gb/s，使用一對

27、GTP即可實(shí)現(xiàn)；</p><p>　　發(fā)射鏈路信號處理模塊以及外部的AD9779A的主時(shí)鐘都應(yīng)該工作在88～132M（由外部VCO輸入）。</p><p>　　GTP接收模塊和發(fā)射鏈路信號處理模塊應(yīng)采用FIFO接口，做異步時(shí)鐘域的轉(zhuǎn)換。</p><p><b>　　上行支路簡介</b></p><p>　　ADC的時(shí)鐘范

28、圍是88~132M，第一期支持的TD和GSM均使用3X模式，單向GTP的數(shù)據(jù)傳輸速率不超過2Gb/s，使用一對GTP即可實(shí)現(xiàn)；</p><p>　　接收鏈路信號處理模塊和GTP發(fā)送模塊應(yīng)采用FIFO接口，做異步時(shí)鐘域的轉(zhuǎn)換。</p><p><b>　　反饋補(bǔ)償支路簡介</b></p><p>　　反饋補(bǔ)償支路完成的功能主要包括：</p&

29、gt;<p>　　1、LO直流補(bǔ)償，用于抑制本振泄漏，補(bǔ)償使能時(shí)為信號和補(bǔ)償值相加；</p><p>　　2、頻率增益預(yù)補(bǔ)償，補(bǔ)償功放的頻率特性，在自動功率校準(zhǔn)時(shí)由TX ATT1實(shí)現(xiàn)；</p><p>　　3、數(shù)字域增益調(diào)整，用來調(diào)整數(shù)字域TX信號的幅度；</p><p>　　4、發(fā)射功率補(bǔ)償，補(bǔ)償發(fā)射鏈路四級衰減器的衰減誤差，由FPGA計(jì)算每級衰減器

30、的誤差，在數(shù)字域補(bǔ)償所有的通路衰減誤差，補(bǔ)償使能時(shí)為信號和補(bǔ)償值相乘；</p><p>　　5、接收功率補(bǔ)償，補(bǔ)償接收鏈路三級衰減器的衰減誤差，由FPGA計(jì)算每級衰減器的誤差，在數(shù)字域補(bǔ)償所有的通路衰減誤差，補(bǔ)償使能時(shí)為信號和補(bǔ)償值相乘；</p><p><b>　　控制支路簡介</b></p><p>　　LBUS控制模塊通過Local Bu

31、s和RF_FPGA400A相連，得到通過PCI傳遞過來的控制命令。LBUS控制模塊的主時(shí)鐘是33M，來自Local Bus。</p><p>　　RF_FPGASX50T芯片管腳信號定義</p><p>　　RF_FPGASX50T芯片管腳定義</p><p>　　RF_FPGASX50T芯片管腳信號定義如下表所示。</p><p>　　表3

32、1 RF_FPGASX50T芯片管腳信號定義</p><p>　　RF_FPGASX50T芯片外部接口</p><p>　　Local Bus接口</p><p>　　RF_FPGA400A使用Xilinx的PCI core實(shí)現(xiàn)外部PCI接口和FPGA用戶側(cè)接口之間的轉(zhuǎn)換。RF_FPGASX50T和RF_FPGA400A之間的Local Bus接口就是FPGA用戶

33、側(cè)接口。管腳定義如下表：</p><p>　　表 32 Local Bus管腳定義</p><p>　　共需要28個(gè)IO，采用Target-only的支持Burst讀寫模式的Local Bus。具體參考設(shè)計(jì)參看Xilinx設(shè)計(jì)文檔pci_ug159。時(shí)序如下圖所示：</p><p>　　圖31 PCI非突發(fā)模式讀時(shí)序圖</p><p>&

34、lt;b>　　讀時(shí)序解釋：</b></p><p>　　1、需要在Addr_Val信號有效時(shí)，鎖存ADIO總線上的地址。表示LocalBus周期的開始。</p><p>　　2、在ADDR_Val信號有效后下一個(gè)時(shí)鐘采樣S_WRDN，高代表寫，低代表讀。</p><p>　　3、PCI_CMD在真?zhèn)€LocalBus周期內(nèi)不變。</p>

35、<p>　　4、S_Data有效，表示PCI端準(zhǔn)備好接收數(shù)據(jù)。</p><p>　　5、應(yīng)用端需要在S_Data有效時(shí)驅(qū)動穩(wěn)定的數(shù)據(jù)給ADIO。</p><p>　　6、S_Data_VLD有效表示成功完成一次讀數(shù)據(jù)傳輸。</p><p>　　圖32 PCI非突發(fā)寫模式時(shí)序</p><p><b>　　寫時(shí)序解釋：&l

36、t;/b></p><p>　　1、需要在Addr_Val信號有效時(shí)，鎖存ADIO總線上的地址。表示LocalBus周期的開始。</p><p>　　2、在ADDR_Val信號有效后下一個(gè)時(shí)鐘采樣S_WRDN，高代表寫，低代表讀。</p><p>　　3、PCI_CMD在真?zhèn)€LocalBus周期內(nèi)不變。</p><p>　　4、S_Da

37、ta有效，表示PCI端準(zhǔn)備好提夠數(shù)據(jù)。</p><p>　　5、S_Data_VLD有效表示成功完成一次寫數(shù)據(jù)傳輸。</p><p>　　6、應(yīng)用端需要在S_Data_VLD有效時(shí)鎖存數(shù)據(jù)。</p><p>　　圖33 PCI突發(fā)讀時(shí)序圖</p><p><b>　　突發(fā)讀時(shí)序解釋：</b></p>&l

38、t;p>　　1、在ADDR_VLD有效時(shí)應(yīng)用端要Load讀寄存器的首地址。</p><p>　　2、最關(guān)鍵的是S_SRC_EN信號，該信號是用來指示下一個(gè)數(shù)據(jù)的，應(yīng)用端應(yīng)該在S_SRC_EN有效時(shí)使地址計(jì)數(shù)器加1，提供下一個(gè)數(shù)據(jù)。</p><p>　　3、數(shù)據(jù)是否傳送成功是由s_data_vld來指示的。S_SRC_EN表示傳給PCI端的數(shù)據(jù)個(gè)數(shù)，s_data_vld表示PCI成功接

39、收到的數(shù)據(jù)個(gè)數(shù)。差表示多讀了的數(shù)據(jù)個(gè)數(shù)，如果是FIFO需要考慮處理方法。</p><p>　　圖34 PCI突發(fā)寫時(shí)序圖</p><p><b>　　突發(fā)寫時(shí)序解釋：</b></p><p>　　關(guān)鍵是S_DATA_VLD有效期持續(xù)多個(gè)時(shí)鐘周期，而且每個(gè)時(shí)鐘周期有一個(gè)數(shù)據(jù)。</p><p>　　在ADDR_VLD有效時(shí)

40、應(yīng)該裝載地址寄存器，然后當(dāng)S_DATA_VLD有效時(shí)，地址計(jì)數(shù)器進(jìn)行加1操作。</p><p>　　可以利用S_DATA信號來產(chǎn)生寫信號來提前寫指示信號，給硬件準(zhǔn)備接收數(shù)據(jù)做準(zhǔn)備。</p><p>　　信號S_Term，S_Abort，S_Ready是終端控制PCI總線周期的信號，這三個(gè)信號的組合值，可以表示不同的結(jié)束方式，詳細(xì)如下表所示：</p><p>　　表3

41、3 LocalBus結(jié)束PCI總線周期方法</p><p>　　RocketIO接口</p><p>　　RF_FPGASX50T芯片有8對RocketIO GTP Transceiver，計(jì)劃使用一對RocketIO GTP Transceiver來和基帶板傳遞發(fā)射鏈路/接收鏈路的數(shù)據(jù)，使用xilinx的Aurora IP Core實(shí)現(xiàn)鏈路側(cè)接口和數(shù)據(jù)側(cè)接口的轉(zhuǎn)換。Aurora接口定義

42、如下表所示</p><p>　　表34 Aurora鏈路側(cè)管腳定義</p><p><b>　　共4個(gè)管腳。</b></p><p>　　表35 Aurora用戶側(cè)信號定義</p><p>　　用戶側(cè)信號接口如圖所示：</p><p>　　圖35 Aurora IP Core用戶側(cè)信號示意圖

43、</p><p>　　圖36 Aurora IP Core用戶接口框圖</p><p>　　Aurora IP Core結(jié)構(gòu)如下圖所示：</p><p>　　圖37 Aurora IP Core結(jié)構(gòu)框圖</p><p>　　圖38 Aurora IP Core典型應(yīng)用</p><p>　　圖39 Aurora

44、IP Core時(shí)鐘分布示意圖</p><p>　　Aurora IP Core用戶側(cè)訪問時(shí)序如下：</p><p>　　圖310 Aurora IP Core用戶側(cè)發(fā)送數(shù)據(jù)時(shí)序圖</p><p>　　圖311 Aurora IP Core用戶側(cè)接收數(shù)據(jù)時(shí)序圖</p><p><b>　　AD9779A接口</b>&l

45、t;/p><p>　　AD9779A完成I/Q兩路16Bits數(shù)據(jù)的DA轉(zhuǎn)換，工作在dual port模式。FPGA接口管腳定義如下表所示：</p><p>　　表36 AD9779A接口管腳定義</p><p><b>　　共需要38個(gè)IO。</b></p><p>　　在雙端口模式下，P1D/P2D分別對應(yīng)一個(gè)DAC的

46、輸入，IQ數(shù)據(jù)在時(shí)鐘DATACLK的上升沿同時(shí)采樣。TXENABLE信號一直為高，使能整個(gè)傳輸通路。</p><p>　　SPI時(shí)序圖如下所示：</p><p>　　圖312 AD9779A Dual Port時(shí)序圖</p><p>　　ADS62C15接口</p><p>　　ADS62C15完成I/Q兩路11Bits數(shù)據(jù)的AD轉(zhuǎn)換，工作

47、在CMOS OUTPUT MODE下。FPGA接口管腳定義如下表所示：</p><p>　　表37 ADS62C15接口管腳定義</p><p>　　共需要32個(gè)IO，時(shí)序圖如下所示：</p><p>　　圖313 ADS62C15 數(shù)據(jù)接口時(shí)序圖</p><p>　　圖314 ADS62C15 SPI接口時(shí)序圖</p>

48、<p><b>　　AD7680接口</b></p><p>　　AD7680是檢波電路的一部分，F(xiàn)PGA通過SPI口讀取功率檢測補(bǔ)償模塊所需的數(shù)值。FPGA接口管腳定義如下表所示：</p><p>　　表38 AD7680接口管腳定義</p><p>　　共需要3個(gè)IO，時(shí)序圖如下所示：</p><p>　

49、　圖315 AD7680 Power Down/Power Up時(shí)序圖</p><p>　　圖316 AD7680 SPI接口數(shù)據(jù)傳輸時(shí)序圖</p><p>　　DDR2 SDRAM接口</p><p>　　DDR2 SDRAM芯片使用MT47H32M16HR-3，F(xiàn)PGA和DDR2 SDRAM的接口模塊使用Xilinx MIG生成的IP CORE，生成時(shí)無te

50、st_bench和DCM。由MIG生成的IP CORE結(jié)構(gòu)如下圖所示：</p><p>　　圖317 DDR2 Controller結(jié)構(gòu)圖</p><p>　　芯片側(cè)管腳定義如下表所示：</p><p>　　表39 DDR2 SDRAM接口管腳定義</p><p><b>　　共需要49個(gè)IO。</b></p&

51、gt;<p>　　表310 DDR2 Controller Core用戶側(cè)信號定義</p><p>　　DDR2 Controller Core時(shí)序圖如下所示：</p><p>　　圖318 DDR2 SDRAM初始化時(shí)序圖</p><p><b>　　初始化步驟：</b></p><p>　　在clk

52、0下降沿，賦值user_command_register[2:0] = “010”，開始初始化；</p><p>　　Init_done上升為’1’，指示初始化完成；并一直保持’1’；</p><p>　　Init_done被斷定為’1’后，可以提出其他命令；</p><p>　　圖319 DDR2 SDRAM Write時(shí)序圖</p><p&

53、gt;<b>　　Write步驟：</b></p><p>　　在clk0下降沿，賦值user_command_register[2:0] = “100”，開始write data to SDRAM；</p><p>　　SDRAM確認(rèn)write command通過賦值user_cmd_ack=’1’在clk0下降沿(如果SDRAM正在refresh，將不會賦值use

54、r_cmd_ack)；</p><p>　　第一個(gè)input_addr必須和user_command一起在clk0下降沿提出；數(shù)據(jù)在user_cmd_ack=’1’后的clk90上升沿輸出；</p><p>　　第一個(gè)地址(bank+row+column)和wirite command斷定后，并保持3個(gè)clk；地址被確認(rèn)在clk0下降沿；</p><p>　　終止w

55、rite burst時(shí)，通過斷定burst_done在最后一個(gè)地址前2個(gè)clk周期；</p><p>　　User_command deactived在Burst_done = ‘1’后；</p><p>　　Controller 使user_cmd_ack deactived在完成precharge Memory后； 只有在User_cmd_ack deactived下一個(gè)command

56、才能提出；</p><p>　　Back-to-back write操作被只支持在相同的bank和row；</p><p>　　圖320 DDR2 SDRAM Read時(shí)序圖</p><p><b>　　Read步驟：</b></p><p>　　在clk0下降沿，賦值user_command_register[2:0

57、] = “110”，開始read data from SDRAM；</p><p>　　SDRAM確認(rèn)read command通過賦值user_cmd_ack=’1’在clk0下降沿(如果SDRAM正在refresh，將不會賦值user_cmd_ack)； 第一個(gè)input_addr必須和user_command一起在clk0下降沿提出；</p><p>　　第一個(gè)地址(bank+row+

58、column)和read command斷定后，并保持3個(gè)clk；地址被確認(rèn)在clk0下降沿；</p><p>　　當(dāng)user_data_valid = ‘1’時(shí)，指明user_output_data數(shù)據(jù)有效；</p><p>　　數(shù)據(jù)有效輸出在clk90的上升沿；</p><p>　　終止read burst時(shí)，通過斷定burst_done在最后一個(gè)地址前2個(gè)cl

59、k周期；</p><p>　　User_command deactived在Burst_done = ‘1’后；</p><p>　　Controller 使user_cmd_ack deactived在完成precharge Memory后； 只有在User_cmd_ack deactived下一個(gè)command才能提出；</p><p>　　Back-to-ba

60、ck write操作被只支持在相同的bank和row；</p><p>　　大約17個(gè)clk從read command被提出到數(shù)據(jù)有效輸出；</p><p>　　Auto refresh</p><p>　　DDR2 SDRAM周期的每隔7.7us提出一次memory refresh，此時(shí)必須停止所有的正在進(jìn)行的命令。</p><p>　　a

61、uto_ref_req被斷定直到controller發(fā)出refresh command； ar_done = ‘1’表明memory refresh完成。</p><p><b>　　FLASH接口</b></p><p>　　FLASH芯片使用Spansion公司的S29AL016J。該芯片3.3V電源供電，16Mbit存儲空間，有8位和16位兩種數(shù)據(jù)模式，采用16

62、位數(shù)據(jù)模式，32K扇區(qū)架構(gòu)，48管腳TSOP封裝。標(biāo)準(zhǔn)控制管腳，片選(CE#)，寫使能(WE#)，輸出使能(OE#)，控制普通讀寫操作，防止總線沖突。</p><p>　　芯片側(cè)管腳定義如下表所示：</p><p>　　表311 FLASH接口管腳定義</p><p>　　共需要42個(gè)IO。時(shí)序圖如下所示：</p><p>　　圖321

63、Flash Read時(shí)序圖</p><p>　　圖322 Flash Program時(shí)序圖</p><p>　　圖323 Flash Erase時(shí)序圖</p><p>　　現(xiàn)在使用的FLASH芯片是16M的S29AL016J，隨著后續(xù)功能的增加與完善，由于存儲空間的擴(kuò)大，相應(yīng)的FLASH芯片可能需要采用32M的S29AL032D?，F(xiàn)將兩個(gè)芯片的兼容性敘述如下，作

64、為后續(xù)工作的一個(gè)參考。</p><p><b>　　基本參數(shù)</b></p><p>　　由上表中的各項(xiàng)基本參數(shù)來看，兩個(gè)芯片在驅(qū)動電壓、電流參數(shù)以及封裝類型這3個(gè)參數(shù)上是兼容的。在接入時(shí)間上，兩個(gè)芯片有差別，時(shí)序上會有所體現(xiàn)，更換芯片后，需要對照原有程序的時(shí)序作出相應(yīng)修改。</p><p><b>　　管腳分配</b>&

65、lt;/p><p>　　對比兩個(gè)芯片48-pin TSOP的封裝圖可知，兩個(gè)芯片在管腳結(jié)構(gòu)上基本一致。S29AL032D相對于S29AL016J區(qū)別在于兩點(diǎn)：</p><p>　　地址輸入管腳多了一個(gè)A20；</p><p>　　WP管腳多了一個(gè)復(fù)用功能。</p><p>　　需要注意的是，由于S29AL032D芯片的A20管腳位置是S29AL0

66、16J芯片的一個(gè)NC（內(nèi)部未連接）的管腳，更換芯片后對原有電路設(shè)計(jì)影響不大。所以，在管腳方面兩個(gè)芯片也是兼容的。</p><p>　　不過，兩個(gè)芯片在具體的封裝尺寸上有一些尺寸存在差異，在制版的時(shí)候需要注意此問題。</p><p><b>　　控制接口</b></p><p>　　兩個(gè)芯片在控制接口方面是一致的，更換芯片后沿用原有控制接口分配即

67、可。需要注意的是，S29AL032D的WP#/ACC端口（S29AL016J的WP#端口）是一個(gè)復(fù)用端口。通過ACC功能，芯片可以加速編程操作,這個(gè)功能主要用于在工廠生產(chǎn)過程中提高生產(chǎn)效率，在實(shí)際的使用中用不到此功能。對于次端口的控制邏輯可以沿用原有的設(shè)計(jì)。另一個(gè)方面，由于存儲容量的增加，尋址空間有原來的20位增加到了21位，更換芯片后需對flash_addr端口的長度作相應(yīng)的修改即可。所以，在這個(gè)方面兩個(gè)芯片也是兼容的，可以沿用原有的

68、控制接口及其邏輯設(shè)計(jì)。</p><p><b>　　扇區(qū)結(jié)構(gòu)</b></p><p>　　在扇區(qū)結(jié)構(gòu)方面，S29AL016J中的扇區(qū)是boot型的。按字節(jié)形式存儲，S29AL016J中有1個(gè)16KB、2個(gè)8KB、1個(gè)32KB和31個(gè)64KB的扇區(qū)。對于boot型扇區(qū)結(jié)構(gòu)的S29AL032D芯片，其中有8個(gè)8KB和63個(gè)64KB的扇區(qū)；而對于uniform型扇區(qū)結(jié)構(gòu)的S

69、29AL032D芯片，其中有64個(gè)64KB的扇區(qū)。在使用S29AL032D芯片時(shí)，需要特別注意它的扇區(qū)類型，因?yàn)樗麄兊纳葏^(qū)地址分配是不一樣的，具體使用時(shí)務(wù)必仔細(xì)參看相關(guān)的數(shù)據(jù)手冊。</p><p><b>　　時(shí)序特性</b></p><p>　　對比兩個(gè)芯片對于高低電平時(shí)間長度以及各種操作的時(shí)序要求，發(fā)現(xiàn)兩個(gè)是一致的，在時(shí)序上兩個(gè)芯片是兼容的。至于，前面提到的接入時(shí)

70、間問題，需要在實(shí)際測試時(shí)予以考慮，如有需要，要對相應(yīng)的時(shí)序約束作出修改。</p><p><b>　　小數(shù)分頻模塊接口</b></p><p>　　表312 VCO接口管腳定義</p><p><b>　　共需要4個(gè)IO。</b></p><p><b>　　RF板控制接口</b&

71、gt;</p><p>　　表313 RF板接口管腳定義</p><p>　　共需要12個(gè)IO。地址譯碼對應(yīng)關(guān)系如下表：</p><p>　　表314 RF板地址譯碼對應(yīng)關(guān)系表</p><p>　　溫度監(jiān)控模塊接口（TMP141/Heater）</p><p>　　表315 溫度監(jiān)控模塊管腳定義</p>

72、;<p><b>　　共需要2個(gè)IO。</b></p><p>　　圖324 TMP141讀寫時(shí)序</p><p>　　SP5162時(shí)鐘板控制接口</p><p>　　圖325 SP5162時(shí)鐘板結(jié)構(gòu)圖</p><p>　　SP5162時(shí)鐘板結(jié)構(gòu)圖如上所示，具體時(shí)序關(guān)系待定。管腳定義如下表：</p

73、><p>　　表316 SP5162時(shí)鐘板接口管腳定義</p><p><b>　　共需要20個(gè)IO。</b></p><p><b>　　模塊結(jié)構(gòu)詳細(xì)說明</b></p><p><b>　　時(shí)鐘/復(fù)位控制模塊</b></p><p><b>

74、　　功能描述</b></p><p>　　該模塊為一級模塊，名稱為clk_rst_ctl。主要根據(jù)輸入時(shí)鐘CLK33M、CLK_M、復(fù)位信號RST和驅(qū)動的控制命令生成RF_FPGASX50T內(nèi)部各模塊以及外圍芯片所需的時(shí)鐘以及復(fù)位信號，不同時(shí)鐘域的復(fù)位信號的同步化處理等。</p><p><b>　　接口說明</b></p><p>

75、;　　表41 時(shí)鐘/復(fù)位控制模塊信號定義</p><p><b>　　實(shí)現(xiàn)說明</b></p><p>　　時(shí)鐘/復(fù)位信號分布如下圖所示：</p><p>　　圖41 RF_FPGASX50T芯片時(shí)鐘分布圖</p><p>　　關(guān)于各時(shí)鐘信號，clk_ddr2_ref為外部晶振，頻率為200M，內(nèi)部經(jīng)PLL后生成cl

76、k_ddr_in、clk_iodelay_ref和ddr2_clk_div三個(gè)時(shí)鐘。</p><p>　　clk_vco_m為小數(shù)分頻器控制的外部VCO生成的系統(tǒng)時(shí)鐘，經(jīng)過BUFG后生成clk_m_in一個(gè)時(shí)鐘供內(nèi)部使用，主要是信號收發(fā)鏈路。</p><p>　　clk_33m為Local BUS的隨路時(shí)鐘，經(jīng)DCM后生成clk_33m_in和clk_11m_in供內(nèi)部使用，主要是和Loc

77、al BUS相關(guān)的邏輯部分。</p><p>　　clk_mgtrefp和clk_mgtrefn為mgt參考時(shí)鐘的p端和n端輸入時(shí)鐘（未使用）。</p><p>　　上述所有的內(nèi)部生成的時(shí)鐘均由BUFG進(jìn)入時(shí)鐘層，DCM的鎖定狀態(tài)Local BUS可以查詢并根據(jù)查詢狀態(tài)可以重新復(fù)位相應(yīng)的DCM及所對應(yīng)的時(shí)鐘域，每個(gè)時(shí)鐘域的復(fù)位信號都需要進(jìn)行同步化處理。外圍芯片需要的其他范圍的慢速時(shí)鐘盡量由

78、上述時(shí)鐘用計(jì)數(shù)器得到，并盡量少的在FPGA內(nèi)部使用。</p><p>　　關(guān)于各復(fù)位信號，fpga_rst為Local Bus 輸入硬復(fù)位，由外部電路控制輸入。</p><p>　　sys_soft_rst為軟復(fù)位信號，由LBUS控制模塊控制，未使用。</p><p>　　clk_dcm_rst為DCM復(fù)位信號，也有LBUS控制模塊控制，未使用。</p>

79、<p>　　另外，rst_33m_in為33M主時(shí)鐘域復(fù)位信號，rst_m_in為VCO主時(shí)鐘域復(fù)位信號、rst_ddr_in為DDR2時(shí)鐘域復(fù)位信號，rst_mgt_in為MGT時(shí)鐘域復(fù)位信號。這四個(gè)復(fù)位信號都是經(jīng)過同步化處理后生成的復(fù)位信號，具體的同步化處理原理請參看《RF_FPGASX50T芯片詳細(xì)設(shè)計(jì)》的相關(guān)章節(jié)。</p><p><b>　　表項(xiàng)/寄存器設(shè)置</b>&

80、lt;/p><p><b>　　無。</b></p><p>　　重要資源使用情況說明</p><p>　　33M時(shí)鐘、DDR2時(shí)鐘分別占用1個(gè)DCM和1個(gè)PLL；BUFG預(yù)計(jì)需要使用5個(gè)，分別對應(yīng)輸出時(shí)鐘clk_33m_in、clk_11m_in、clk_m_in、clk_ddr_in、clk_iodelay_ref。</p>&l

81、t;p><b>　　LBUS控制模塊</b></p><p><b>　　功能描述</b></p><p>　　該模塊為一級模塊，名稱為lbus_ctl。主要完成PC側(cè)對RF_FPGASX50T內(nèi)部寄存器、工作模式的設(shè)置以及外圍芯片、RF鏈路的設(shè)置。</p><p><b>　　接口說明</b>

82、</p><p>　　表42 時(shí)鐘/復(fù)位控制模塊信號定義</p><p><b>　　實(shí)現(xiàn)說明</b></p><p>　　LBUS控制模塊框圖如下：</p><p>　　圖42 LBUS控制模塊結(jié)構(gòu)框圖</p><p>　　由上圖可以看出，LBUS控制模塊完成對RF_FPGASX50T芯片各

83、個(gè)模塊以及所有外圍芯片的控制功能。該模塊主要完成下面16個(gè)功能：</p><p><b>　　LBUS讀寫譯碼</b></p><p>　　該二級模塊的主要功能是和RF_FPGA400A通過16Bits的Local BUS連接，RF_FPGA400A和處理器通過PCI接口相連，提供上層軟件對SP5203數(shù)字板、SP5161通路板、SP5162時(shí)鐘板的控制；對Local

84、 BUS的16BitsADIO進(jìn)行譯碼，使上層軟件可以控制RF_FPGASX50T芯片的各個(gè)模塊以及所有的外圍芯片。</p><p>　　具體的地址譯碼參閱《RF_FPGASX50T芯片詳細(xì)設(shè)計(jì)》。</p><p><b>　　VCO小數(shù)分頻</b></p><p>　　該二級模塊主要用來控制外部VCO電路的輸出，具體實(shí)現(xiàn)如下圖所示：</

85、p><p>　　圖43小數(shù)分頻整體流程圖</p><p>　　FPGA內(nèi)主要完成小數(shù)分頻和鑒相器兩部分功能，連同外部的環(huán)路濾波器和VCO輸出指定的頻率。</p><p><b>　　溫度監(jiān)控</b></p><p>　　溫度控制部分的功能主要是實(shí)時(shí)讀取監(jiān)控位于SP5161通路板上的TMP141的溫度，控制加熱電阻絲工作，維

86、持檢波器的恒溫，是其工作特性達(dá)到最佳。建議建表和實(shí)際工作時(shí)都將溫度設(shè)為55度。</p><p><b>　　ADC檢波控制</b></p><p>　　該二級模塊主要提供對位于SP5161通路板上的AD7680的SPI訪問，該SPI的時(shí)鐘SCLK最高速率為2.5M，計(jì)劃實(shí)際使用2.0625M時(shí)鐘，由FPGA內(nèi)部的33M時(shí)鐘通過計(jì)數(shù)器16分頻得到，該時(shí)鐘僅僅在接口上提供

87、給AD7680，F(xiàn)PGA內(nèi)部使用33M時(shí)鐘處理該模塊。SPI使用24 SCLK Transfer Mode，為盡量消除測量誤差，每次測量讀取4次SPI口數(shù)據(jù)。每次測量構(gòu)成如下：</p><p>　　這樣，每次測量需要的時(shí)間是62us。</p><p><b>　　FLASH接口</b></p><p>　　本模塊主要提供FLASH的接口功能，包

88、括讀、寫、擦除。FLASH中主要存儲的數(shù)據(jù)包括：板卡序列號、功率校準(zhǔn)誤差數(shù)據(jù)。目前地址劃分如下：</p><p>　　圖44 FLASH地址劃分</p><p>　　SP5162時(shí)鐘板I2C控制</p><p>　　該二級模塊主要完成對SP5162時(shí)鐘板上的數(shù)字電位計(jì)的控制，進(jìn)而實(shí)現(xiàn)對SP5162時(shí)鐘板的OCXO 10M輸出的微調(diào)。</p><

89、p>　　SP5162時(shí)鐘板本振控制</p><p>　　該二級模塊主要用來控制SP5162時(shí)鐘板上的收發(fā)本振ADF4350，根據(jù)收發(fā)本振輸出頻率寄存器的數(shù)值并且選擇控制信號，計(jì)算出ADF4350的4350設(shè)置所需的六個(gè)寄存器的數(shù)值，然后SP5203數(shù)字板和SP5162時(shí)鐘板之間的SPI接口對ADF4350進(jìn)行設(shè)置。</p><p>　　ADF4350需要一個(gè)高質(zhì)量的10M參考源，在沒

90、有外部參考源的情況下該參考源由板上自帶的OCXO提供。在使用外部參考源的情況下，由于考慮到外部參考源的相噪比較大，所以使用了ADF4001頻綜芯片對該外部參考源進(jìn)行鎖相環(huán)處理，從而改善參考源的相噪。在該模塊中，對于ADF4001的控制與ADF4350相類似，都是通過SPI接口實(shí)現(xiàn)。相應(yīng)的鎖相檢測結(jié)果由ADF4001返回后，由二極管進(jìn)行示意。</p><p><b>　　AD9779A控制</b&g

91、t;</p><p>　　該二級模塊主要用來控制位于SP5203數(shù)字板上的用于把經(jīng)過處理的數(shù)字信號轉(zhuǎn)換為模擬信號的DA芯片AD9779A，通過SPI接口對其進(jìn)行設(shè)置，具體時(shí)序參閱外部接口說明。</p><p>　　ADS62C15控制</p><p>　　該二級模塊主要用來控制位于SP5203數(shù)字板上的用于把接受到的模擬信號轉(zhuǎn)化為待處理的數(shù)字信號的AD芯片ADS62

92、C15，實(shí)際該模塊沒有實(shí)現(xiàn)SPI控制功能，僅僅是將相關(guān)信號拉高/拉低。</p><p>　　SP5161通路板控制接口模塊</p><p>　　該二級模塊主要用來實(shí)現(xiàn)SP5161通路板的控制接口。</p><p>　　SP5203數(shù)字板通過50PIN的接插件和SP5161通路板連接。RF_FPGASX50T芯片主要提供對SP5161通路板發(fā)射通路的4個(gè)衰減器和接收通

93、路的3個(gè)衰減器以及合路器的控制。具體地址譯碼參閱“2.4.9 RF板控制接口” .</p><p>　　合路器有三種工作模式：環(huán)回、單發(fā)、IO三種模式。硬件結(jié)構(gòu)圖如下所示：</p><p>　　圖45 合路器硬件結(jié)構(gòu)圖</p><p>　　環(huán)回：1-A 2-A 3-B 4-B；</p><p>　　單發(fā)：1-A 2-B 3-B 4-A；&l

94、t;/p><p>　　IO：1-B 2-B 3-A 4-B。</p><p>　　發(fā)射功率自動校準(zhǔn)模塊</p><p>　　該二級模塊主要完成對發(fā)射輸出功率的計(jì)算補(bǔ)償。根據(jù)輸出發(fā)射功率寄存器設(shè)置的數(shù)值，計(jì)算出SP5161通路板上的發(fā)射每級ATT的衰減值，分別設(shè)置每級ATT，根據(jù)AD7680反饋電路推算出目標(biāo)衰減值和實(shí)際衰減值之間的誤差，累加之后作為總的補(bǔ)償誤差。<

95、/p><p>　　發(fā)射本振自動控制模塊</p><p>　　該模塊目前無實(shí)際功能。</p><p>　　接收參考電平自動校準(zhǔn)模塊</p><p>　　該二級模塊主要完成對接收參考電平的計(jì)算補(bǔ)償。根據(jù)接收參考電平寄存器設(shè)置的數(shù)值，計(jì)算出SP5161通路板上的接收每級ATT的衰減值，分別設(shè)置每級ATT，推算出目標(biāo)衰減值和實(shí)際衰減值之間的誤差，累加之后

96、作為總的補(bǔ)償誤差。</p><p>　　發(fā)射BRAM數(shù)據(jù)源控制模塊</p><p>　　該二級模塊提供一個(gè)16384x32Bits的內(nèi)部RAM，作為信號源選擇的一個(gè)分支，上位機(jī)可以配置該RAM內(nèi)部的數(shù)據(jù)。</p><p>　　DDR2訪問仲裁控制模塊</p><p>　　該二級模塊提供了FPGA與DDR2的接口，驅(qū)動可以通過DMA方式讀寫DD

97、R2。DDR2在FPGA內(nèi)部可以作為信號源選擇的一個(gè)分支，也可以作為接受鏈路多速率數(shù)據(jù)采樣的存儲器。當(dāng)前版本由于沒有集成LISTMODE功能，目前還不支持DDR2的發(fā)射/接收復(fù)用。</p><p>　　發(fā)射鏈路自動開關(guān)模塊</p><p>　　該二級模塊實(shí)現(xiàn)對射頻發(fā)射鏈路衰減器的自動開關(guān)，當(dāng)IQ兩路某一路數(shù)據(jù)小于門限值持續(xù)32個(gè)周期，將衰減器設(shè)置為全衰，并寄存當(dāng)前衰減值。當(dāng)大于門限值持續(xù)4

98、個(gè)周期，設(shè)置衰減值為關(guān)閉前的狀態(tài)。</p><p><b>　　表項(xiàng)/寄存器說明</b></p><p>　　RF_FPGASX50T通過RF_FPGA400A的PCI接口向PC申請16Kbyte的Memory空間 和 256個(gè)IO空間，其中Memory空間全部用于RF_FPGASX50T。將DDR2 SDRAM、 Flash和接口寄存器都映射到Memory空間。IO

99、空間用于RF_FPGA400A的動態(tài)下載寄存器映射。</p><p>　　RF_FPGASX50T芯片的Memory地址空間訪問基地址為0x0840_0000，支持32Bits訪問，有效數(shù)據(jù)為低16Bits，高16Bits在RF_FPGA400A中固定為0，上層軟件應(yīng)不使用此段數(shù)據(jù)。地址線的BIT1和BIT0應(yīng)該一直為0。寄存器具體定義參閱《RF_FPGASX50T芯片詳細(xì)設(shè)計(jì)》。</p><

100、p>　　重要資源使用情況說明</p><p>　　預(yù)計(jì)需要6000個(gè)regs，21個(gè)BRAM，3個(gè)DSP48E，2個(gè)BUFG。</p><p><b>　　GTP收發(fā)模塊</b></p><p><b>　　功能描述</b></p><p>　　該模塊為一級模塊，名稱是GTP_module，主

101、要功能是：</p><p>　　1、接收基帶板傳送過來的RocketIO數(shù)據(jù)，并使用FIFO接口完成RocketIO時(shí)鐘域和主時(shí)鐘域的切換，將基帶數(shù)據(jù)傳送給發(fā)射鏈路信號處理模塊。</p><p>　　2、將接收鏈路信號處理模塊處理完畢的IQ數(shù)據(jù)通過RocketIO發(fā)送給基帶板，使用FIFO接口接收來自接收鏈路信號處理模塊的IQ數(shù)據(jù)，完成時(shí)鐘域的切換。</p><p>

102、;<b>　　接口說明</b></p><p>　　表43 RocketIO收發(fā)模塊信號定義</p><p><b>　　實(shí)現(xiàn)說明</b></p><p>　　RocketIO收發(fā)模塊實(shí)現(xiàn)如下圖所示：</p><p>　　圖46 RocketIO收發(fā)模塊框圖</p><p&g

103、t;<b>　　表項(xiàng)/寄存器設(shè)置</b></p><p><b>　　無。</b></p><p>　　重要資源使用情況說明</p><p>　　預(yù)計(jì)需要700個(gè)regs，2個(gè)BRAM，3個(gè)BUFG，1個(gè)DCM。</p><p>　　發(fā)射鏈路信號處理模塊</p><p>&l

104、t;b>　　功能描述</b></p><p>　　該模塊為一級模塊，名稱是transmitter，主要功能是完成下行數(shù)據(jù)的FIR濾波、數(shù)據(jù)源的選擇、數(shù)字上變頻、數(shù)字域增益調(diào)整、發(fā)射功率補(bǔ)償、IQ平衡、LO直流增益補(bǔ)償?shù)取?lt;/p><p><b>　　接口說明</b></p><p>　　表44 發(fā)射鏈路信號處理模塊信號定義&

105、lt;/p><p><b>　　實(shí)現(xiàn)說明</b></p><p>　　發(fā)射鏈路信號處理模塊實(shí)現(xiàn)如下圖所示：</p><p>　　圖47 發(fā)射鏈路信號處理模塊框圖</p><p><b>　　一、FIR濾波器組</b></p><p>　　根據(jù)LBUS控制模塊的mode_2x3x

106、_ctl信號，對來自RocketIO接收模塊的IQ數(shù)據(jù)實(shí)現(xiàn)可變速率的數(shù)據(jù)濾波，需要支持2m × 3n的內(nèi)插處理（m=0,1,2,3,4,5,6,n=0，1，m與n由上位機(jī)控制）。設(shè)計(jì)流程圖如下所示：</p><p>　　圖48 發(fā)射鏈路濾波器組框圖</p><p><b>　　二、數(shù)據(jù)延遲</b></p><p>　　該二級模塊例化

107、了兩個(gè)16位的移位寄存器IP CORE，用于把經(jīng)過FIR濾波器組處理后的兩路數(shù)據(jù)延遲512個(gè)時(shí)鐘周期，以保證自動功率開關(guān)工作時(shí)數(shù)據(jù)采集的完整性。該移位寄存器由調(diào)用XILINX RAM-based Shift Register IP core生成。 </p><p><b>　　三、數(shù)據(jù)源選擇：</b></p><p>　　數(shù)據(jù)源選擇模塊根據(jù)LBUS控制模塊的data_

108、source_select信號，從DDR2 SDRAM、內(nèi)部信號以及來自RocketIO經(jīng)過FIR濾波等數(shù)據(jù)中選擇一路發(fā)給后續(xù)的處理模塊，000－全0，001－發(fā)射FIR濾波器組輸出信號，010－DDR數(shù)據(jù)，100－內(nèi)部正弦（1.28M），101－內(nèi)部BRAM數(shù)據(jù)，110－內(nèi)部DDS數(shù)據(jù)，111－全1。</p><p><b>　　四、數(shù)字上變頻：</b></p><p&

109、gt;　　使用一個(gè)DDS模塊實(shí)現(xiàn)數(shù)字上變頻的功能。DDS模塊根據(jù)相位Step生成不同頻率的CW波，和原來的信號做一次復(fù)數(shù)乘法：（I+jQ）*（COSE＋jSINE），然后I*COSE－Q*SINE作為Inew，-I*SINE-Q*COSE作為Qnew，發(fā)給后續(xù)的處理模塊；相位step＝（Fout*2^32）/Fclk。</p><p>　　五、數(shù)字域增益調(diào)整：</p><p>　　數(shù)字域增

110、益調(diào)整模塊主要是調(diào)整數(shù)字域信號的大小，調(diào)整方式是把功率檢測模塊傳遞過來的數(shù)字域增益調(diào)整數(shù)據(jù)和原有的處理數(shù)據(jù)相乘補(bǔ)償值的構(gòu)成為1Bit符號位＋2Bits整數(shù)＋13Bits小數(shù)，相乘結(jié)果右移13Bits。處理流程圖如下所示：</p><p>　　圖49 數(shù)字域增益調(diào)整處理流程圖</p><p><b>　　六、發(fā)射功率補(bǔ)償：</b></p><p&g

111、t;　　發(fā)射功率補(bǔ)償模塊主要補(bǔ)償RF發(fā)射鏈路衰減器的固有誤差。要求實(shí)際輸出功率精度為0.2db（輸出大于-63dbm），功率補(bǔ)償模塊可表示的精度0.01db，測試精度為0.05db。補(bǔ)償值恒為正數(shù)，由2Bits整數(shù)＋14Bits小數(shù)構(gòu)成，相乘結(jié)果右移14Bits。處理流程圖如下所示：</p><p>　　圖410 發(fā)射功率補(bǔ)償處理流程圖</p><p>　　當(dāng)輸出功率模式設(shè)置為自動模式時(shí)

112、，根據(jù)驅(qū)動設(shè)置的輸出功率值，F(xiàn)PGA計(jì)算出各級衰減器的分配值，根據(jù)反饋電路查表得出每一級衰減器的誤差，把各級誤差累加起來得到總誤差，用總誤差作為地址查功率補(bǔ)償對應(yīng)表，得到功率補(bǔ)償值，和輸入數(shù)據(jù)相乘即完成功率補(bǔ)償。</p><p><b>　　七、IQ平衡</b></p><p>　　IQ平衡模塊主要補(bǔ)償IQ電路的幅度差異。IQ鏈路的幅度失衡是由兩個(gè)部件產(chǎn)生的：<

113、/p><p>　　1、I鏈路ADC后的LPF和Q鏈路ADC后的LPF幅度相位響應(yīng)難以做到完 </p><p><b>　　全一致；</b></p><p>　　2、由于模擬乘法器（正交調(diào)制器）對IQ兩路的增益和相移很難做到完全一致。</p><p>　　IQ直流偏置的問題主要是由I+和I-之間的offset，以及Q+

114、和Q-之間的offset直流偏置造成的。</p><p><b>　　調(diào)整的方法：</b></p><p>　?。陕份斎隒W波，Ｑ路輸入全0信號，記錄檢波器反饋數(shù)值。</p><p>　　Q路輸入CW波，I路輸入全0信號，記錄檢波器反饋數(shù)值。使用數(shù)字域增益調(diào)整使檢波器反饋數(shù)值等于第一步得到的數(shù)值，此時(shí)的數(shù)字域增益調(diào)整即為Q路信號的IQ平衡補(bǔ)償值

115、（I路信號不需要補(bǔ)償）；</p><p>　　這個(gè)校正過程是在生產(chǎn)過程中完成的，實(shí)際正常工作時(shí)不需要做這個(gè)校準(zhǔn)。補(bǔ)償方式是把功率檢測模塊傳遞過來的IQ平衡數(shù)據(jù)和原有的處理數(shù)據(jù)相乘，補(bǔ)償值的構(gòu)成為1Bit符號位＋2Bits整數(shù)＋13Bits小數(shù)，相乘結(jié)果右移13Bits。處理流程圖如下所示：</p><p>　　圖411 IQ平衡處理流程圖</p><p><

116、b>　　八、LO直流補(bǔ)償：</b></p><p>　　LO直流補(bǔ)償模塊主要完成本振泄漏的直流補(bǔ)償，補(bǔ)償方式是把功率檢測模塊傳遞過來的LO直流補(bǔ)償數(shù)據(jù)和原有的處理數(shù)據(jù)相加。處理流程圖如下所示：</p><p>　　圖412 LO直流補(bǔ)償處理流程圖</p><p><b>　　表項(xiàng)/寄存器設(shè)置</b></p>&

117、lt;p><b>　　無。</b></p><p>　　重要資源使用情況說明</p><p>　　發(fā)射FIR濾波器組預(yù)計(jì)需要5000個(gè)reg，48個(gè)DSP48E；</p><p>　　整個(gè)發(fā)射模塊預(yù)計(jì)需要6000個(gè)reg，11個(gè)BRAM，58個(gè)DSP48E；</p><p>　　接收鏈路信號處理模塊</p&g

118、t;<p><b>　　功能描述</b></p><p>　　該模塊為一級模塊，名稱是receiver，主要功能是完成模擬補(bǔ)償濾波、接收功率補(bǔ)償、數(shù)字下變頻、接收 FIR濾波等。</p><p><b>　　接口說明</b></p><p>　　表45 接收鏈路信號處理模塊信號定義</p>&

119、lt;p><b>　　實(shí)現(xiàn)說明</b></p><p>　　接收鏈路信號處理模塊實(shí)現(xiàn)如下圖所示：</p><p>　　圖413 接收鏈路信號處理模塊框圖</p><p>　　一、DC OFFSET校準(zhǔn)：</p><p>　　該模塊對AD輸入信號和內(nèi)部信號進(jìn)行時(shí)鐘域切換，根據(jù)LBUS模塊寄存器值，計(jì)算DC OFFS

120、ET偏差值，并校準(zhǔn)。</p><p>　　二、模擬補(bǔ)償濾波器：</p><p>　　本模塊濾波器由1個(gè)64階和1個(gè)15階FIR濾波器組成。64階濾波器系數(shù)在接收建表時(shí)測試計(jì)算得到，存放在外部Flash中；15階濾波器系數(shù)是已經(jīng)測定的，無需在重新測量，測定值存放在片上ROM存儲器中。兩級濾波中，64階濾波器用于補(bǔ)償SP5203數(shù)字板中AD前端RC濾波器的頻響特性，要求在7M～35M的中頻范圍