電子鐘課程設計報告--數(shù)字鐘設計

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文檔簡介

1、　　題目：數(shù)字鐘設計　　一、實驗目的　　學習并掌握數(shù)字鐘的原理、設計方法。　　二、實驗內(nèi)容　　計數(shù)時鐘由模60秒計數(shù)器、模60分計數(shù)器、模2

2、4小時計數(shù)器、報時模塊、分、時校定模塊及輸出顯示模塊構成?？梢圆捎猛接嫈?shù)器或異步計數(shù)器設計方法。　　三、實驗要求　　1. 計時范圍為0小時0分0秒至23小時59分59秒　　2. 采用6個8段數(shù)碼管分別顯示小時十位，小時個位、分鐘十位、分鐘個位、秒十位、秒個位。</p&

3、gt;　　3. 整點報時，蜂鳴器響5聲，每秒1聲。　　4. 校時功能，能夠單獨校分、校時。用按鍵控制。　　5. 具有清零、啟動/停止計數(shù)的功能。用按鍵控制。　　四、實驗原理　　數(shù)字鐘的基本原理是采用時鐘源提供的頻

4、率作為秒模塊的時鐘進行計數(shù)，當秒模塊計數(shù)達到59秒時為分模塊提供時鐘，該時鐘通過狀態(tài)選擇模塊送到分模塊，同理，分模塊向小時模塊提供時鐘時也是如此。整點報時模塊是利用分鐘向小時的進位時鐘脈沖作為觸發(fā)源，利用秒的個位計時以及實驗板提供的時鐘源頻率達到報時五秒的目的。譯碼顯示模塊則通過8421BCD碼與數(shù)碼管各段的關系進行轉化，由于實驗板不支持動態(tài)掃描所以需在秒，分，時的個位與十位都添加譯碼顯示模塊。

5、　　原理框圖如下：　　五、模塊設計　　秒計數(shù)模塊　　library ieee;　　use ieee.std_logic_1164.all;

6、　　use ieee.std_logic_unsigned.all;　　entity second is　　port(clk,rst:in std_logic;　　enmin:out std_logic;　　shiwei:out std_logic_

7、vector(3 downto 0);　　gewei:out std_logic_vector(3 downto 0));　　end entity second;　　architecture rtl of second is　　signal a,b:std_logic_

8、vector(3 downto 0);　　signal c:std_logic_vector(7 downto 0);　　begin　　c<=b&a; 　　process(clk,rst,c)</p&

9、gt;　　begin　　if(rst='1')then　　a<="0000";　　b<="0000";　　enmin<='0

10、9;;　　elsif(clk'event and clk='1')then　　a<=a+1;　　if(a="1001")then　　a<="0000";<

11、;/p>　　b<=b+1;　　if(b="0101")then　　b<="0000";　　end if;<b&

12、gt;　　end if;　　end if;　　case c is　　when "01011001"=>enmin<='1';

13、when others=>enmin<=null;　　end case; 　　end process;　　gewei<=a;　　shiwei<=b;　　end arc

14、hitecture rtl;　　其模塊仿真圖為：　　分計數(shù)模塊　　library ieee;　　use ieee.std_logic_1164.all;

15、　use ieee.std_logic_unsigned.all;　　entity minute is　　port(clk,rst:in std_logic;　　enhour:out std_logic;　　mshiwei:out std_logic_vector(3 d

16、ownto 0);　　mgewei:out std_logic_vector(3 downto 0));　　end entity minute;　　architecture rtl of minute is　　signal m,n:std_logic_vector(3 d

17、ownto 0);　　signal c:std_logic_vector(7 downto 0);　　begin　　c<=n&m; 　　process(clk,rst,c)

18、　　begin　　if(rst='1')then　　m<="0000";　　n<="0000";　　enhour<='0';

19、　　elsif(clk'event and clk='1')then　　m<=m+1;　　if(m="1001")then　　m<="0000";<

20、p>　　n<=n+1;　　end if;　　end if;　　if(c="01011001")then 　　n<=&qu

21、ot;0000";　　m<="0000";　　end if;　　case c is　　when "01011001"=>enhour&

22、lt;='1';　　when others=>enhour<=null;　　end case; 　　end process; 　　mgewei<=m;　　msh

23、iwei<=n;　　end architecture rtl;　　其模塊仿真圖為：　　時計數(shù)模塊　　library ieee;　　use ieee.

24、std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity hour is　　port(clk,rst:in std_logic;　　hshiwei:out std_logic_vector(3 downto

25、 0);　　hgewei:out std_logic_vector(3 downto 0));　　end entity hour;　　architecture rtl of hour is　　signal p,q:std_logic_vector(3 downto 0)

26、;　　begin　　process(clk,rst)　　begin　　if(rst='1')then　　p<="0000&

27、quot;;　　q<="0000";　　elsif(clk'event and clk='1')then　　p<=p+1;　　if(p="1001")then

28、　　p<="0000";　　q<=q+1; 　　end if;　　end if;

29、if(q="0010" and p="0100")then　　p<="0000";　　q<="0000"; 　　end if;

30、　end process;　　hgewei<=p;　　hshiwei<=q;　　end architecture rtl; 　　其模塊仿真圖為：　　狀態(tài)選擇模塊

31、　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity set is　　port(sel:

32、in std_logic;　　clk:in std_logic;　　key:in std_logic;　　y:out std_logic);　　end entity set;　　architecture rtl of set is

33、　　signal a:std_logic;　　begin　　process(sel)is　　begin　　case sel is&

34、lt;p>　　when '0'=>a<=clk;　　when '1'=>a<=key;　　when others=>a<=clk;　　end case;<

35、b>　　y<=a;　　end process;　　end architecture rtl;　　其模塊仿真圖為：　　整點報時模塊<p&

36、gt;　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity alert is　　port(clk:in std_logic;&

37、lt;p>　　d:in std_logic_vector(3 downto 0);　　en:in std_logic;　　alarm:out std_logic);　　end entity alert;　　architecture rtl of alert is&l

38、t;/p>　　signal enalarm:std_logic;　　begin　　alarm<=enalarm;　　process(clk,en,d)　　begin

39、;　　if(en='1')then　　enalarm<=clk;　　end if;　　if(d="0101")then　　enalarm<=&#

40、39;0'; 　　end if;　　end process;　　end architecture rtl;　　其模塊仿真圖為：

41、　譯碼顯示模塊　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity deled is

42、port(num: in std_logic_vector(3 downto 0);　　led:out std_logic_vector(6 downto 0));　　end entity deled;　　architecture rtl of deled is<b

43、>　　begin　　led<="1111110"when num="0000"else　　"0110000"when num="0001"else 　　"1101101"when n

44、um="0010"else　　"1111001"when num="0011"else　　"0110011"when num="0100"else　　"1011011"when num=&quo

45、t;0101"else　　"1011111"when num="0110"else　　"1110000"when num="0111"else　　"1111111"when num="1000&

46、quot;else　　"1111011"when num="1001"else　　"1110111"when num="1010"else　　"0011111"when num="1011"el

47、se　　"1001110"when num="1100"else　　"0111101"when num="1101"else　　"1001111"when num="1110"else</

48、p>　　"1000111"when num="1111";　　end architecture rtl;　　其模塊仿真圖為：　　總仿真圖為：<

49、;p>　　六、總結　　這次數(shù)字鐘的設計綜合運用了VHDL語言，提高與加強了自己的VHDL語言的運用能力，加強了對語法，詞法，結構的理解，以及對硬件結構的理解。同時，認識到課程設計是一個細致，需要耐心的過程，如果考慮不夠可能導致能個結構錯誤，所以設計前需要認真的思考結構，語句是否有錯誤，及時改正才能提高效率，所以嚴謹?shù)膽B(tài)度與扎實的知識是設計成功的關鍵。&

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